[发明专利]用于引导异构系统并呈现对称核视图的方法

说明书

描述了一组异构处理器架构和一种引导异构处理器的方法。根据一个实施例的处理器包括：一组大型物理处理器核；一组小型物理处理器核，相对于所示大型物理处理器核，该小型物理处理器核具有相对较低性能的处理能力和相对较低的功率使用；以及封装单元，用于启用自举处理器。自举处理器初始化同构物理处理器核，而异构处理器向系统固件接口呈现同构处理器的外观。

本申请涉及并要求2013年3月15日提交的临时申请序列号61/801615的权益，该临时申请通过引用纳入于此。

技术领域

本发明一般涉及计算机处理器领域。更具体地，本发明涉及用于初始化并引导异构处理器的装置和方法。

背景技术

现代手持式设备由于其小尺寸而既具有功耗也具有散热约束，但消费者正期望要求日益进步的计算功率的日益进步的功能。为了既提供降低的功耗又提供增加的计算资源，可以采用异构处理器。异构计算架构提供优于同构架构的独特优点，因为一种以上类型的计算元件可用于执行计算任务，这允许较低强度的计算任务由功率高效的计算元件来执行，而较高强度的计算任务在更强大的计算元件上执行。

尽管异构计算架构的公知优点，但现实世界中存在用于CPU核的异构计算的很少示例。这些架构要求软件知道如何适当地调度任务到每一CPU核类型(在这种情况下，计算元件是CPU核)。随着硬件演进以及核类型变化，软件(例如，操作系统)非常难以跟踪可用的不同类型的CPU核以及如何高效地利用异构性。

附图说明

可结合附图从以下详细描述中获得对本发明的更好理解，其中：

图1A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的无序发布/执行流水线两者的框图；

图1B是示出根据本发明的实施例的有序架构核的示例性实施例以及包括在处理器中的示例性寄存器重命名的无序发布/执行架构核两者的框图；

图2是根据本发明的实施例的单核处理器和多核处理器的框图，具有集成的存储器控制器和图形器件；

图3示出了根据本发明一个实施例的系统的框图；

图4示出了根据本发明的实施例的第二系统的框图；

图5示出了根据本发明的实施例的第三系统的框图；

图6示出了根据本发明的实施例的片上系统(SoC)的框图；

图7示出了对比根据本发明实施例的使用软件指令转换器将源指令集中的二进制指令转换为目标指令集中的二进制指令的框图；

图8示出了异构核计算架构的一个实施例。

图9A和9B是根据一实施例的系统引导流程的概览的流程图。

图10是示出根据一实施例的在固件和微代码元件之间传递的数据和消息的时序图。

图11A-11B示出了具有隐藏的大型核和多个可见小型核的系统的一个实施例。

具体实施方式

在下面的描述中，出于说明目的，阐述了众多具体细节以便提供对以下描述的本发明的实施例的全面理解。然而，对本领域技术人员将显而易见的是，没有这些具体细节中的一些也可实施本发明的诸实施例。在其他实例中，众所周知的结构和设备以框图形式示出，以避免淡化本发明的实施例的底层原理。

示例性处理器架构和数据类型