[发明专利]一种分布式POS用数据处理计算机系统有效
申请号: | 201410099312.2 | 申请日: | 2014-03-17 |
公开(公告)号: | CN103868513A | 公开(公告)日: | 2014-06-18 |
发明(设计)人: | 李建利;王文建;房建成;贾黎冬;程骏超;郭佳;桂明臻 | 申请(专利权)人: | 北京航空航天大学 |
主分类号: | G01C21/20 | 分类号: | G01C21/20 |
代理公司: | 北京科迪生专利代理有限责任公司 11251 | 代理人: | 杨学明;李新华 |
地址: | 100191*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 分布式 pos 数据处理 计算机系统 | ||
1.一种分布式POS用数据处理计算机系统,其特征在于:包括FPGA数据输入输出模块(1)和DSP数据处理模块(2)两部分;其中FPGA数据输入输出模块(1)包括数据输入模块(3)、FPGA最小子系统模块(4)、数据输出模块(5),数据输入模块(3)与FPGA最小子系统模块(4)相连,数据输入模块(3)用于完成主IMU、第一子IMU和第二子IMU的陀螺和加速度计脉冲数据采集和GPS数据接收,并发送给FPGA最小子系统模块(4);FPGA最小子系统模块(4)用于完成主IMU、第一子IMU和第二子IMU的陀螺和加速度计脉冲数据和GPS数据缓存,存入数据缓存区,并通过逻辑控制完成管理和调度整个数据处理计算机系统的工作进程;FPGA最小子系统模块(4)与数据输出模块(5)相连,数据输出模块(5)用于完成接收FPGA最小子系统模块(4)输出的主IMU、第一子IMU和第二子IMU原始数据、GPS原始数据、实时导航数据、实时差分GPS数据和时间同步数据,并完成与监控计算机、成像载荷、存储模块的数据交互;DSP数据处理模块(2)采用六DSP两两并行主从处理器架构,包括第一主DSP处理器(6),第二主DSP处理器(7),第三主DSP处理器(8),第一从DSP处理器(9),第二从DSP处理器(10),第三从DSP处理器(11);第一主DSP处理器(6)通过外部存储器接口EMIF与第一从DSP处理器(9)的并行主机接口HPI相连,第一主DSP处理器(6)通过FPGA最小子系统模块(4)发送的主IMU的陀螺和加速度计的脉冲数据和GPS数据实现主IMU的时间同步、主IMU误差补偿、主IMU捷联解算,第一从DSP处理器(9)执行GPS数据解包、数据完整性检测、组合滤波;第二主DSP处理器(7)通过外部存储器接口EMIF与第二从DSP处理器(10)的并行主机接口HPI相连,第二主DSP处理器(7)通过FPGA最小子系统模块(4)发送的第一子IMU的陀螺和加速度计的脉冲数据实现第一子IMU的时间同步、第一子IMU误差补偿、第一子IMU捷联解算,第二从DSP处理器(10)执行第一子IMU与主POS的传递对准;第三主DSP处理器(8)通过外部存储器接口EMIF与第三从DSP处理器(11)的并行主机接口HPI相连,第三主DSP处理器(8)通过FPGA最小子系统模块(4)发送的第二子IMU的陀螺和加速度计的脉冲数据实现第二子IMU的时间同步、第二子IMU误差补偿、第二子IMU捷联解算;第三从DSP处理器(11)执行第二子IMU与主POS的传递对准。
2.根据权利要求1所述的一种分布式POS用数据处理计算机系统,其特征在于:所述的FPGA数据输入输出模块(1)中的FPGA最小子系统模块(4)采用1片XQ4VLX25的大容量FPGA芯片作为处理器;FPGA最小子系统模块(4)通过I/O接口与DSP数据处理模块(2)中的第一主DSP处理器(6),第二主DSP处理器(7),第三主DSP处理器(8),第一从DSP处理器(9),第二从DSP处理器(10),第三从DSP处理器(11)进行并行数据传输。
3.根据权利要求1所述的一种分布式POS用数据处理计算机系统,其特征在于:所述的FPGA数据输入输出模块(1)中的数据输出模块(5)集成了RS422、RS485通用异步串口和CAN总线数据传输接口;其中采用基于MAX490芯片的RS422通用异步串口,将主IMU、第一子IMU和第二子IMU原始数据和GPS原始数据,以200Hz传输到监控计算机和存储模块;采用基于SMSJA1000芯片CAN总线,将实时导航数据和实时差分GPS数据,以200Hz传输到监控计算机、成像载荷和存储模块;采用基于MAX485芯片的RS485通用异步串口,实现时间同步数据以200Hz传输到成像载荷。
4.根据权利要求1所述的一种分布式POS用数据处理计算机系统,其特征在于:所述的DSP数据处理模块(2)采用六片TMS320C6713B浮点DSP芯片作为处理器。
5.根据权利要求1所述的一种分布式POS用数据处理计算机系统,其特征在于:所述的DSP数据处理模块(2)中的第二主DSP处理器(6)和第三主DSP处理器(7)采用GPS的秒脉冲以及世界协调时实现第一子IMU和第二子IMU与主IMU时间同步;秒脉冲通过光耦隔离电路进行采集,通过FPGA最小子系统模块(4)发送给第二主DSP处理器(6)定时器和第三主DSP处理器(7);在每个秒脉冲到来时,通过重新启动第二主DSP处理器(6)定时器和第三主DSP处理器(7)定时器对其硬件同步脉冲进行实时修正。
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