[发明专利]算术处理装置

权利要求书

1.一种算术处理装置，包括：

算术单元，配置成执行算术运算；

流引擎，配置成执行流处理；

指令发出单元，配置成发出指令；以及

第一先进先出缓冲器，

其中，

所述算术单元的数据总线与所述流引擎的数据总线彼此紧耦合，

所述指令发出单元将指令发出到所述算术单元以及将指令发出到所述流引擎，

所述流引擎包括：

读出电路，配置成从存储器读出数据，

执行电路，配置成对所读出的数据执行流处理；以及

写入电路，配置成将通过所述流处理所获得的算术运算结果写入到所述存储器,

所述第一先进先出缓冲器设置在所述存储器与所述读出电路之间，所述存储器经受直接存储器存取控制，以及用于控制所述读出电路的处理的第一微指令被停止，以填满所述第一先进先出缓冲器并且停止所述流引擎的管道处理。

2.根据权利要求1所述的算术处理装置，

其中，所述读出电路包括出栈单元和第一寄存器；以及

所述出栈单元从在所述存储器中所包括的并且由起始地址和流长度所指示的第一存储器部分读出数据，并且将所读出的数据写入到所述第一寄存器。

3.根据权利要求2所述的算术处理装置，

其中，所述执行电路包括执行单元和第二寄存器，以及

所述执行单元对在所述第一寄存器中所存储的数据执行流处理，并且将通过所述流处理所获得的算术运算结果存储在所述第二寄存器中。

4.根据权利要求3所述的算术处理装置，

其中，所述执行电路包括多个分层的执行单元和多个第三寄存器，所述多个第三寄存器设置在层中的所述执行单元之间。

5.根据权利要求3或4所述的算术处理装置，

其中，所述写入电路包括入栈单元，以及

所述入栈单元将在所述第二寄存器中所存储的所述算术运算结果写入到在所述存储器中所包括的并且由起始地址和流长度所指示的第二存储器部分。

6.根据权利要求5所述的算术处理装置，

其中，由所述指令发出单元发出到所述流引擎的指令是单步指令，以及

所述流引擎具有管道级，所述管道级中的每个管道级依照所述单步指令中的一个单步指令执行一个处理。

7.根据权利要求6所述的算术处理装置，

其中，参数信息被用于所述流处理中并且由单个长位长设定指令所代表。

8.根据权利要求7所述的算术处理装置，

其中，被用于所述流处理中的所述参数信息包括每个流的起始地址、每个流的流长度以及算术运算模式。

9.根据权利要求6所述的算术处理装置，还包括：

参数寄存器，将被用于所述流处理的参数信息一次性地设定在所述参数寄存器中，

其中，所述流引擎中的所述管道级中的每个管道级参考在所述参数寄存器中的所述参数信息以进行管道执行。

10.根据权利要求6所述的算术处理装置，

其中，由所述指令发出单元发出到所述流引擎的指令包括用于控制所述流引擎的对应的管道级的短位长微指令，所述指令是通过分离所述单步指令所获得的，以及

每个管道级依照对应的微指令独立地执行处理。

11.根据权利要求10所述的算术处理装置，其中，所述流处理为矩阵算术运算处理。

12.根据权利要求10所述的算术处理装置，还包括：

第二先进先出缓冲器，设置在所述写入电路与所述存储器之间，

其中，所述存储器经受直接存取存储器控制，以及用于控制所述写入电路的处理的第二微指令被停止，以清空所述第二先进先出缓冲器并且停止所述流引擎的管道处理。

13.根据权利要求10至12中任一项所述的算术处理装置，

其中，当依照超长指令字指令控制所述算术单元时，将用于控制所述流引擎中的每个管道级中的操作的微指令打包到所述超长指令字指令中。