[发明专利]监测方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种监测SiGe结构和STI界面性能的监测方法。

背景技术

随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小，通常包括MOSFET器件沟道长度的减小，栅氧化层厚度的减薄等以获得更快的器件速度。但是随着超大规模集成电路技术发展至超深亚微米级时，特别是90纳米及以下技术节点时，减小沟道长度会带来一系列问题，为了控制短沟道效应，会在沟道中掺以较高浓度的杂质，这会降低载流子的迁移率，从而导致器件性能下降，单纯的器件尺寸减小很难满足大规模集成电路技术的发展。因此，应力工程的广泛研究用来提高载流子的迁移率，从而达到更快的器件速度，并满足摩尔定律的规律。

上世纪80年代到90年代，学术界就已经开始基于硅基衬底实现异质结构研究，直到本世纪初才实现商业应用。其中有两种代表性的应力应用，一种是由IBM提出的双轴应力技术（Biaxial Technique）；另一种是由Intel提出的单轴应力技术（Uniaxial Technique）；即SMT（Stress Memorization Technology）对NMOSFET的沟道施加张应力提高电子的迁移率，和选择性（或嵌入）外延生长锗硅（SiGe结构）对PMOSFET沟道施加压应力提高空穴的迁移率的两种工艺方法，从而提高器件的性能。其中，参照附图1，选择性外延生长SiGe工艺形成COMS器件通常包括以下步骤：首先进行步骤S100，进行浅沟槽隔离制作，以在衬底上形成浅沟槽隔离结构；然后进行步骤S101，进行阱注入，形成P型阱或N型阱；然后进行步骤S102，形成栅极；之后进行步骤S103，进行轻掺杂注入，形成漏轻掺杂结构；然后进行步骤S104，在栅极侧壁上制作栅极第一侧墙；之后进行步骤S105，进行选择性外延生长SiGe工艺，在源漏区域形成重掺杂的SiGe结构；进行步骤S106，制作栅极第二侧墙；进行步骤S107，进行源漏注入以形成源漏极；然后进行步骤S108，进行金属前介质、通孔、金属插塞和金属层的制作。

对于选择性（或嵌入）外延生长SiGe工艺，已经有大量地研究发现生长工艺的气体组成、流量，腔体反应温度、时间，退火温度、时间等会对应力产生影响，并建立有线上实时监测系统来监测上述工艺参数的稳定性。但是，这些都是仅仅表征锗硅SiGe结构自身的性能，而SiGe结构和SI界面、以及SiGe结构和STI界面性能好坏，会直接影响器件性能，从而影响整个电路的工作状态，现有的监测系统并不能反映出的监测，这两个界面的性能。通常只能在工艺研发或工艺生产线上产品出现问题时，对问题样品进行TEM切片来研究界面是否正常，并没有很好的半导体工艺线实时监测方法。

对于SiGe结构和SI界面，通常会设计有大面积的P型重掺杂SiGe结构与N型阱PN结，通过在线测量该PN结的漏电流来表征界面特性。但是对于SiGe结构和STI界面，并没有很好的在线监测方法。

发明内容

本发明提供一种监测方法，以实现在线监测SiGe结构和STI界面性能的目的。

为解决以上问题，本发明提供一种监测方法，用于在线监测SiGe结构和STI界面性能，所述监测方法包括：

设计SiGe结构与N型阱形成的面积型PN结的版图；

设计多个边缘型PN结并联结构，所述多个边缘型PN结的结面积与所述面积型PN结的结面积相同；

在器件制造过程中在衬底上形成所述边缘型PN结和面积型PN结；

在线测量两种PN结的漏电流并记录；

进行归一化计算，分别计算出面积型PN结归一化电流IL_AP和边缘型PN结归一化电流IL_EP；

计算归一化电流之差ΔIL，ΔIL=IL_AP-IL_EP；

进行IL_AP、IL_EP及ΔIL的数据分析，判断SiGe结构和STI的界面性能。

可选的，进行IL_AP、IL_EP及ΔIL的数据分析方法为：将IL_AP、IL_EP及ΔIL与标准范围对比，当PN结有异常时，IL_AP及IL_EP同时异常；当SiGe结构和STI界面异常时，IL_AP正常、IL_EP与ΔIL异常。