[发明专利]半导体处理工艺及半导体器件的制备方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别是涉及一种半导体处理工艺及半导体器件的制备方法。

背景技术

大规模集成电路的制造需要大量晶体管元件的供应，这些晶体管元件代表用于设计电路之主要的电路元件。其中，对于复杂电路(例如微处理器、储存晶片等)而言，由于CMOS技术具有操作速度、电力消耗、成本效益的优越特性，因此CMOS(互补金属氧化物半导体，包括P沟道晶体管与N沟道晶体管，即PMOS与NOMS)技术是目前最有前景的方法。无论是N沟道晶体管或P沟道晶体管，都包括PN接面，该PN接面通过高度掺杂的漏极区域与源极区域与设置在该漏极区域与该源极区域之间的反向(inversely)或微弱(weakly)掺杂沟道区域之间的介面而形成。沟道区域的导电性(conductivity，亦即，导电沟道的驱动电流能力)通过形成在沟道区域附近并通过薄绝缘层而分隔的栅极电极而控制。在由于施加适当的控制电压至栅极电极而形成导电沟道之后，沟道区域的导电性系取决于掺杂物浓度、电荷载子迁移率、以及对于在晶体管宽度方向中沟道区域的既定延伸(given extension)而言的在源极与漏极区域之间的距离(也称为沟道长度)。因此，沟道长度的减少，以及与其关联的沟道电阻率(resistivity)的减少，是用于大规模集成电路之操作速度的增加的主要设计标准。

然而，随着关键尺寸(Critical Dimension，简称CD)的持续减小，需要调适且可能需要高度复杂工艺技术的新发展，而且也可能由于迁移率的下降而造成较不明显的性能增益(performance gain)，所以已有人建议通过增加对于既定沟道长度的沟道区域中的电荷载子迁移率而提升晶体管元件的沟道导电性，因此能够达到可与需要极度缩放比例(scaled)的关键尺寸的技术标准的发展匹敌的性能改善(performance improvement)，同时避免或至少延迟与装置缩放比例关联的许多工艺调适(adaptation)。

一种增加电荷载子迁移率的有效方法是对沟道区域中的晶格结构(lattice structure)进行修改，例如，在沟道区域附近产生拉伸或压缩应力以制造在沟道区域中的相应应变，其分别造成电子与空穴的迁移率发生改变。例如，对于衬底为硅材料的晶体(crystallographic)而言，在沟道区域中产生拉伸应变会增加电子的迁移率，并可直接转变成在导电性的相应增加。另一方面，在沟道区域中的压缩应变可增加空穴的迁移率，因此可以提升P型晶体管的性能。将应力或应变工程引入大规模集成电路制造是相当有前景的方法，因为应变硅可视为“新”类型的半导体材料，其可制造快速强大的半导体装置而不需要昂贵的半导体材料，同时仍可使用许多广为接受的制造技术。

由于紧邻着沟道区域的硅锗材料可以诱发(induce)可造成相应应变的压缩应力，因此，在现有技术的CMOS制造技术中，e-SiGe(embedded SiGe，嵌入硅锗)在沟道区域中加入压应力(compressive stress)使得PMOS的性能得到明显改善的技术已经被广泛应用。具体地，将硅锗材料形成在晶体管的漏极与源极区域中，其中，受压缩应变的漏极与源极区域在邻近的硅沟道区域中产生单轴的应变。当形成硅锗材料时，PMOS晶体管的漏极与源极区域为选择性地去除以形成空腔(cavity)，而NMOS晶体管系被遮罩，接着通过外延生长(epitaxial growth)将硅锗材料选择性地形成在PMOS晶体管中。

图1a至图1c为现有技术中采用嵌入硅锗的PMOS制造方法中器件结构的示意图，具体过程如下：

首先，如图1a所示，提供材料为硅的半导体衬底100，所述半导体衬底100上形成有PMOS晶体管110，所述PMOS晶体管110具有源极区111(用于制备源极的区域)和漏极区112(用于制备漏极的区域)；

接着，去除所述源极区111和漏极区112中的所述半导体衬底100，以在所述源极区111和漏极区112中形成凹槽(空腔)120，如图1b所示；

然后，如图1c所示，在所述凹槽120中形成应变诱发层130，即e-SiGe。所述应变诱发层130的引入，在沟道区中加入压应力，使得PMOS晶体管110的空缺迁移率增加，从而提高PMOS晶体管110的性能。

然而，在实际操作中，所形成的e-SiGe会出现断层(dislocation)的缺陷，如图2中椭圆框所示(图2中黑色部分表示硅锗材料)，从而影响嵌入硅锗器件的性能。

发明内容