[发明专利]层间介质层性能的测试结构和测试方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种层间介质层性能的测试结构和测试方法。

背景技术

半导体前端工艺在器件制备完成之后，会在器件表面形成层间介质层（Interlayer dielectric，ILD），然后再制备后段工艺的金属互连线层。因此，层间介质层除了提供良好的绝缘性，防止不同层导体之间短路以外，还起到保护器件避免受到等离子体损伤的作用。

由于金属互连线层为多层，第一层通常会采用通孔连线与所述器件的栅极、源极、漏极和基极等相连，然而第一层的其他部分可能不与器件相连与后层金属连线相连等，因此层间介质层就需要保持良好的绝缘性，以防止不与器件相连的金属连线与器件发生短路。

由于制作金属连线时，通常会产生大量的电荷，电荷不断累积会对层间介质层造成等离子损伤，若等离子损伤严重，则会导致整个器件的漏电流等变大，从而降低器件的性能。

然而，目前并没有能够检测出层间介质层耐等离子体损伤能力的测试结构，通常耐等离子损伤的测试结构只能检测到后段金属互连线工艺产生的等离子损伤问题，并不能检测到层间介质层耐等离子体的能力。因此，本领域技术人员急需提出一种能够检测层间介质层耐等离子体损伤能力的测试结构。

发明内容

本发明的目的在于提供一种层间介质层性能的测试结构和测试方法，能够对层间介质层耐等离子体损伤的能力进行检测。

为了实现上述目的，本发明提出了一种层间介质层性能的测试结构，用于对层间介质层耐等离子体损伤能力的检测，所述结构包括：半导体器件、层间介质层、通孔连线、金属连线和天线；其中，所述半导体器件设有栅极、源极、漏极和基极；所述层间介质层形成于所述半导体器件表面；所述金属连线形成于所述层间介质层的表面，包括栅极金属连线、源极通孔连线、漏极通孔连线和基极通孔连线；所述栅极、源极、漏极和基极通过通孔连线分别连接所述栅极金属连线、源极通孔连线、漏极通孔连线和基极通孔连线；所述天线形成于所述层间介质层的表面位于所述栅极的正上方，并与所述半导体器件以及金属连线相隔离。

进一步的，在所述的层间介质层性能的测试结构中，所述天线与所述栅极相平行。

进一步的，在所述的层间介质层性能的测试结构中，所述天线的面积为所述栅极面积的2000～6000倍。

进一步的，在所述的层间介质层性能的测试结构中，所述天线为一层或者多层。

进一步的，在所述的层间介质层性能的测试结构中，多层天线之间采用通孔连线相连。

进一步的，本发明还提出了一种层间介质层性能的测试方法，对如上文所述的任意一种层间介质层性能的测试结构进行测试，所述方法包括步骤：

在预定时间内，对所述栅极施加预定大小的测试电压；

测量半导体器件的测试漏电流和测试阀值电压；

由测量得到的测试漏电流和测试阀值电压判断层间介质层受到等离子体损伤的程度。

进一步的，在所述的层间介质层性能的测试方法中，在对所述栅极施加预定大小的电压之前，测量半导体器件的初始漏电流和初始阀值电压。

进一步的，在所述的层间介质层性能的测试方法中，比较测试漏电流和测试阀值电压与所述初始漏电流和初始阀值电压的变化量来判断层间介质层受到等离子体损伤的程度。

进一步的，在所述的层间介质层性能的测试方法中，所述测试电压的预定大小范围是所述半导体器件工作电压的1.2～1.4倍。

进一步的，在所述的层间介质层性能的测试方法中，所述预定时间范围是3s～6s。

与现有技术相比，本发明的有益效果主要体现在：在栅极正上方形成用于收集由等离子体带来的电荷，并保证栅极和天线由层间介质层隔离，当天线接收的电荷积累到层间绝缘层无法承受的量时，电荷就会穿过层间绝缘层，对半导体器件造成损害，在检测时，通过检测半导体器件的漏电流和阀值电压便能够判断半导体器件是否被损害，进而判断层间介质层是否被击穿，实现对层间介质层耐等离子体损伤能力的检测。

附图说明

图1为本发明一实施例中层间介质层性能的测试结构的俯视图；

图2为本发明一实施例中层间介质层性能的测试结构沿图1虚线AA的剖面示意图。

具体实施方式