[发明专利]一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构

说明书

技术领域

本发明涉及ARINC429数据收发电路的技术领域，具体涉及一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构。

背景技术

目前，公知的基于DSP和FPGA的ARINC429数据收发电路由DSP电路、FPGA电路和ARINC429总线收发芯片电路构成，进行多路数据接收时，多采用FPGA算法例化的办法，虽然该设计具有多通道的收发能力，但是多路通道同一时刻接收ARINC429数据容易出现数据冲突、丢失和误码。而公知的基于DSP和CPLD的多路ARINC429接收电路占用DSP的过多外部中断，使得DSP在电路功能上极为受限，并且当多路数据同一时刻收发时容易出现通讯冲突，使得在DSP处理数据过程中，容易出现多路ARINC429数据的接收丢失。

发明内容

本发明旨在克服现有技术中的不足，提供一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，该数据收发电路结构不仅能应用DSP芯片的数据总线直接读写多组ARINC429总线收发芯片的数据端，利用CPLD（复杂可编程逻辑器件）编程实现的寄存器电路控制时序及逻辑关系，并且整合了多组ARINC429总线收发芯片的多个外部中断信号，大大节省了对DSP外部中断资源的使用，有效避免了数据冲突、丢失和误码。

本发明解决上述技术问题所采用的技术方案是：一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，包括DSP电路，多组ARINC429总线收发芯片电路，还包括由CPLD芯片编程实现的寄存器电路；

所述DSP电路的数据总线XD0～XD15通过电平匹配电路与所述多组ARINC429总线收发芯片电路的数据总线BD00～BD15连接，所述DSP电路的控制指令端D429_A0～D429_A7、控制指令完成激励端D429_ARDY、数据发送状态端D429_TX/R、数据发送使能端D429_ENTX、综合接收中断端口D429_RINT、接收通道编码地址端D429_RINTA0～D429_RINTA3与所述由CPLD芯片编程实现的寄存器电路的控制指令端D429_A0～D429_A7、控制指令完成激励端D429_ARDY、数据发送状态端D429_TX/R、数据发送使能端D429_ENTX、综合接收中断端口D429_RINT、接收通道编码地址端D429_RINTA0～D429_RINTA3对应连接，所述多组ARINC429总线收发芯片电路包括4组，能够同时接收8路ARINC429数据，发送4路ARINC429数据，其中的第1组收发电路的数据接收器1接收中断端口数据接收器2接收中断端口接收数据高/低16位读取选择端SEL、数据接收器1使能端数据接收器2使能端发送数据低16位写入选择端发送数据高16位写入选择端数据发送状态端TX/R、数据发送使能端ENTX、芯片配置使能端通过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路的第1组收发电路的数据接收器1接收中断端口C429A_RDY1、第1组收发电路的数据接收器2接收中断端口C429A_RDY2、第1组收发电路的接收数据高/低16位读取选择端C429A_SEL、第1组收发电路的数据接收器1使能端C429A_EN1、第1组收发电路的数据接收器2使能端C429A_EN2、第1组收发电路的发送数据低16位写入选择端C429A_PL1、第1组收发电路的发送数据高16位写入选择端C429A_PL2、第1组收发电路的数据发送状态端C429A_TX/R、第1组收发电路的数据发送使能端C429A_ENTX、第1组收发电路的芯片配置使能端C429A_CWSTR对应连接，第2组收发电路的SEL、TX/R、ENTX、端通过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路的第2组收发电路的数据接收器1接收中断端口C429B_RDY1、第2组收发电路的数据接收器2接收中断端口C429B_RDY2、第2组收发电路的接收数据高/低16位读取选择C429B_SEL、第2组收发电路的数据接收器1使能端C429B_EN1、第2组收发电路的数据接收器2使能端C429B_EN2、第2组收发电路的发送数据低16位写入选择端C429B_PL1、第2组收发电路的发送数据高16位写入选择端C429B_PL2、第2组收发电路的数据发送状态端C429B_TX/R、第2组收发电路的数据发送使能端C429B_ENTX、第2组收发电路的芯片配置使能端C429B_CWSTR对应连接，第3组收发电路的SEL、TX/R、ENTX、端通过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路的第3组收发电路的数据接收器1接收中断端口C429C_RDY1、第3组收发电路的数据接收器2接收中断端口C429C_RDY2、第3组收发电路的接收数据高/低16位读取选择端C429C_SEL、第3组收发电路的数据接收器1使能端C429C_EN1、第3组收发电路的数据接收器2使能端C429C_EN2、第3组收发电路的发送数据低16位写入选择端C429C_PL1、第3组收发电路的发送数据高16位写入选择端C429C_PL2、第3组收发电路的数据发送状态端C429C_TX/R、第3组收发电路的数据发送使能端C429C_ENTX、第3组收发电路的芯片配置使能端C429C_CWSTR对应连接，第4组收发电路的SEL、TX/R、ENTX、端通过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路的第4组收发电路的数据接收器1接收中断端口C429D_RDY1、第4组收发电路的数据接收器2接收中断端口C429D_RDY2、第4组收发电路的接收数据高/低16位读取选择端C429D_SEL、第4组收发电路的数据接收器1使能端C429D_EN1、第4组收发电路的数据接收器2使能端C429D_EN2、第4组收发电路的发送数据低16位写入选择端C429D_PL1、第4组收发电路的发送数据高16位写入选择端C429D_PL2、第4组收发电路的数据发送状态端C429D_TX/R、第4组收发电路的数据发送使能端C429D_ENTX、第4组收发电路的芯片配置使能端C429D_CWSTR对应连接。