[发明专利]一种半导体器件的制造方法

说明书

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底上形成有伪栅极结构，在伪栅极结构的顶部形成有硬掩蔽层；采用原子层沉积工艺依次形成氧化物层和氮化硅层，覆盖半导体衬底、伪栅极结构和硬掩蔽层；蚀刻氮化硅层而形成偏移侧墙；在半导体衬底的将要形成源/漏区的部分中形成嵌入式外延层。根据本发明，形成嵌入式外延层后，可以避免偏移侧墙的高度的大幅减低，进而确保伪栅极结构的高度可以达到预设的要求，保证后续形成的高k‑金属栅极的性能。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种制作CMOS的方法。

背景技术

对于互补金属-氧化物半导体（CMOS）而言，通过在其PMOS部分的源/漏区中形成嵌入式锗硅来进一步提升PMOS部分的性能是具有20nm以下节点的制造工艺通常采用的技术。所述嵌入式锗硅可以施加单轴压应力于PMOS部分的沟道区，从而提高PMOS部分的沟道区的载流子迁移率。与此相对应，在CMOS的NMOS部分的源/漏区中形成嵌入式碳硅来进一步提升NMOS部分的性能。所述嵌入式碳硅可以施加单轴拉应力于NMOS部分的沟道区，从而提高NMOS部分的沟道区的载流子迁移率。

对于现有技术而言，在PMOS的源/漏区中形成嵌入式锗硅以及在NMOS的源/漏区中形成嵌入式碳硅的工艺步骤包括：首先，如图1A所示，提供半导体衬底100，半导体衬底100中形成有将半导体衬底100分为PMOS区和NMOS区的隔离结构101，在半导体衬底100上形成有伪栅极结构102，作为示例，伪栅极结构102包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b，在伪栅极结构102的顶部形成有硬掩蔽层102c；接着，如图1B所示，采用热氧化工艺形成氧化物层103，氧化物层103仅形成于半导体衬底100的表面和牺牲栅电极层102b的表面，而后采用原子层沉积工艺形成覆盖半导体衬底100、伪栅极结构102和硬掩蔽层102c的氮化硅层104；接着，如图1C所示，通过侧墙蚀刻工艺形成偏移侧墙104’，而后实施LDD注入，在伪栅极结构102两侧的半导体衬底100中形成LDD；接着，如图1D所示，形成第一蚀刻阻挡层105，覆盖半导体衬底100、偏移侧墙104’和硬掩蔽层102c；接着，如图1E所示，在PMOS区的将要形成源/漏区的部分中形成嵌入式锗硅层106，并在嵌入式锗硅层106的顶部形成帽层107；接着，如图1F所示，通过蚀刻去除第一蚀刻阻挡层105；接着，如图1G所示，形成第二蚀刻阻挡层108，覆盖半导体衬底100、偏移侧墙104’和硬掩蔽层102c；接着，如图1H所示，在NMOS区的将要形成源/漏区的部分中形成嵌入式碳硅层109，并在嵌入式碳硅层109的顶部形成另一帽层110；接着，如图1I所示，通过蚀刻去除第二蚀刻阻挡层108。

在上述工艺过程中，形成嵌入式锗硅层106时需要通过蚀刻在半导体衬底100中形成凹槽，该蚀刻会同时去除位于PMOS区上的硬掩蔽层102c的大部分；通过蚀刻去除第一蚀刻阻挡层105时，该蚀刻会同时去除位于PMOS区上的硬掩蔽层102c的剩余部分以及偏移侧墙104’的一部分；形成嵌入式碳硅层109时需要通过蚀刻在半导体衬底100中形成另一凹槽，该蚀刻会同时去除位于NMOS区上的硬掩蔽层102c的大部分；通过蚀刻去除第二蚀刻阻挡层108时，该蚀刻会同时去除位于NMOS区上的硬掩蔽层102c的剩余部分以及偏移侧墙104’的一部分，由此导致伪栅极结构102的高度的降低，影响后续形成的高k-金属栅极的性能。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的顶部形成有硬掩蔽层；采用原子层沉积工艺依次形成氧化物层和氮化硅层，覆盖所述半导体衬底、所述伪栅极结构和所述硬掩蔽层；蚀刻所述氮化硅层而形成偏移侧墙；在所述半导体衬底的将要形成源/漏区的部分中形成嵌入式外延层。

进一步，所述蚀刻对所述氮化硅层和所述氧化物层具有高蚀刻选择比。