[发明专利]基于FPGA的Σ-△ADC控制信号同步方法

权利要求书

1.一种在电子设备中基于FPGA实现Σ-△ADC控制信号与时钟同步的方法，其特征是：利用VHDL进行FPGA的设计，使FPGA芯片内部的一部分或全部资源按照VHD文件的描述连接构成输出信号之间是同步的，且同步精度满足Σ-△ADC芯片要求的逻辑和时序电路，包含了并行工作的信号单元，使得电路输出信号之间的同步精度<1ns，完全满足Σ-△ADC芯片的要求，依赖FPGA芯片外部输入的有源晶振时钟，生成新的时钟和控制信号，以此新时钟和控制信号驱动Σ-△ADC；每个信号单元由一个D触发器及分频所需的“计数器逻辑”单元组成，每个信号中D触发器的信号输入D端与“计数器逻辑”单元的信号输入端连接，每个信号中D触发器的信号输出Q端与“计数器逻辑”单元的信号输出端连接。

2.根据权利要求1所述的方法，其特征是：利用VHDL进行FPGA的设计是分两层进行的，下层VHD文件描述的实体，包含了N个并行工作的“信号单元”，N>=2，每个“信号单元”由一个D触发器及分频所需的“计数器逻辑”单元组成，每个“信号单元”由一个具有相同VHDL原语的进程描述，每个进程均由全局时钟C0触发。

3.根据权利要求1所述的方法，其特征是：全局时钟C0同时连接至N个“信号单元”的D触发器，以此基准时钟C0而言，这N个“信号单元”是并行工作的，每个“信号单元”用来产生和输出控制信号或新的时钟，由于“信号单元”的结构和物理性质相同，理论上它们输出的控制信号或时钟相对全局时钟C0具有几乎相同的延迟，从而可获得同步精度较高的控制信号和时钟。

4.根据权利要求1所述的方法，其特征是：通过使用“计数器逻辑”单元，当“计数器逻辑”单元溢出时，在输入的全局时钟C0的上升沿处，使输出的时钟电平产生状态翻转，以此产生的新时钟相对输入的全局时钟C0，具有任意非零偶数（2，4，6，…）的分频系数，增加了应用的灵活性。

5.根据权利要求1所述的方法，其特征是：通过使用“计数器逻辑”单元，当“计数器逻辑”单元溢出时，在输入的全局时钟C0的上升沿处，使输出的控制信号电平产生状态翻转，以此产生的输出控制信号相对输入的全局时钟C0，也具有任意非零偶数（2，4，6，…）的分频系数，增加了应用的灵活性。