[发明专利]一种缓存测试方法及装置

说明书

技术领域

本发明涉及计算机技术领域，尤其涉及一种缓存测试方法及装置。

背景技术

随着CPU（Central Processing Unit，中央处理器）多核及并行技术的发展，CPU的缓存容量随之增加，但同时缓存的可靠性却呈下降趋势。

现有技术中，服务器可通过CPU对缓存进行测试以提高缓存的可靠性。具体的，服务器首先指示CPU申请两块空间大小相同的内存，分别为第一内存和第二内存，且CPU按照逻辑地址递增或递减的顺序将相同的测试数据分别写入第一内存和第二内存，其中，当CPU在第一内存中写入测试数据时，CPU首先将该测试数据写入待测缓存中，并从待测缓存中读出测试数据，以及将该测试数据写入到第一内存中，然后，作废待测缓存中的测试数据，并将第一内存中的测试数据再写入待测缓存中；当CPU在第二内存中写入测试数据时，CPU可直接将测试数据写入第二内存，并将待测缓存中的测试数据和第二内存中的测试数据进行比较，以确定该待测缓存是否存在故障。

然而，上述测试缓存的方法，服务器是按照逻辑地址递增或递减的方式读写数据的，而逻辑地址相邻的数据，实际物理地址未必相邻，因此，不能完全触发实际物理地址比特位之间的干扰故障，并且由于CPU将测试数据从待测缓存读出并写入第一内存之后，又需将第一块内存中的测试数据读出并重新写入待测缓存，因此，导致测试缓存的效率较低。

发明内容

本发明的实施例提供一种缓存测试方法及装置，能够完全触发实际物理地址比特位之间的干扰故障，并且通过多CPU并行测试提高测试缓存的效率。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，本发明实施例提供一种缓存测试方法，包括：

获取第一地址，所述第一地址为与待测缓存的大小相同的内存块的逻辑首地址，所述待测缓存包括n个缓存块，其中，n≥1；

根据所述第一地址和所述待测缓存中的第m个缓存块的物理地址信息，确定所述第m个缓存块的逻辑测试地址，其中，1≤m≤n；

根据所述第m个缓存块的逻辑测试地址，测试所述第m个缓存块。

在第一方面的第一种可能的实现方式中，所述根据所述第m个缓存块的逻辑测试地址，测试所述第m个缓存块，具体包括：

根据所述第m个缓存块的逻辑测试地址，读取所述第m个缓存块的数据位和所述第m个缓存块的状态位，所述状态位用于指示自旋锁的状态；

写入测试数据至所述第m个缓存块的数据位。

结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，当读取所述第m个缓存块的数据位和所述第m个缓存块的状态位中的任意一个失败，或写入测试数据至所述第m个缓存块的数据位失败时，所述方法还包括：

修改状态寄存器的值，所述状态寄存器用于指示所述待测缓存是否测试成功。

结合前述的第一方面或第一方面的第一种可能的实现方式，在第三种可能的实现方式中，所述写入测试数据至所述第m个缓存块的数据位之后，所述方法还包括：

根据所述第m个缓存块的状态位，判断所述自旋锁是否为空闲状态。

结合第一方面的第三种可能的实现方式，在第四种可能的实现方式中，若所述自旋锁不为空闲状态，则所述方法还包括：

确定第m+1个缓存块的逻辑测试地址；

根据所述第m+1个缓存块的逻辑测试地址，测试所述第m+1个缓存块。

结合第一方面的第三种可能的实现方式，在第五种可能的实现方式中，若所述自旋锁为空闲状态，则所述方法还包括：

获取所述自旋锁；

修改所述第m个缓存块的状态位；

写入测试数据至所述第m个缓存块的数据位，并释放所述自旋锁；

确定第m+1个缓存块的逻辑测试地址；

根据所述第m+1个缓存块的逻辑测试地址，测试所述第m+1个缓存块。

结合前述的第一方面或第一方面的第一种可能的实现方式至第五种可能的实现方式中的任一种实现方式，在第六种可能的实现方式中，所述第m个缓存块的物理地址信息包括所述第m个缓存块的组数序号和所述第m个缓存块的路数序号；

其中，根据所述第一地址和所述待测缓存中的第m个缓存块的物理地址信息，确定所述第m个缓存块的逻辑测试地址，具体包括：

根据所述第一地址、所述第m个缓存块的组数序号和所述第m个缓存块的路数序号，确定所述第m个缓存块的逻辑测试地址。