[发明专利]一种抗单粒子闩锁效应的标准单元设计方法

说明书

技术领域

本发明涉及一种抗单粒子闩锁效应的标准单元设计方法，属于CMOS集成电路空间单粒子效应防护技术。

背景技术

空间单粒子闩锁效应主要出现在CMOS集成电路中，是由于其内部的寄生n-p-n-p结构引起的。CMOS工艺下寄生的闩锁结构如图1所示。在重离子轰击下，阱/衬底p-n结内会出现单粒子电流，引起阱内产生电压降，从而导致闩锁结构（NPNP）中的寄生三极管开启，形成正反馈回路，不断的增大电流，最终导致器件被烧毁。

国内目前针对CMOS集成电路的抗单粒子闩锁设计加固大多面向0.18um CMOS工艺并采用保护环加固方法，首先工艺尺寸限制了抗辐射器件的工作速率和规模，其次保护环结构会造成版图布局的较大困难，大大增加单元的面积、寄生电容，降低电路速度。

发明内容

本发明技术解决方案：克服现有技术的不足，提供一种抗单粒子闩锁效应的标准单元设计方法，该方法是在不影响芯片设计流程的情况下，通过针对标准库单元版图高度、布局的优化设置以及保护带等加固措施合理的参数设计，实现抗单粒子闩锁效应的加固设计，代价小、易实现、可靠性高。

本发明技术解决方案：

抗单粒子闩锁的标准单元具体设计流程如下：

（1）结合0.13um CMOS工艺特点，分析研究空间单粒子闩锁效应对CMOS集成电路的损伤机理，以及避免触发晶体管中寄生闩锁结构，降低发生闩锁效应概率的基本原理。

（2）针对0.13um CMOS集成电路受空间单粒子闩锁效应影响的损伤机理，进行加固设计技术研究，确定加固设计方法。本发明针对标准单元的版图加固设计采用的主要方法：1）采用阱接触保护带设计，并且在保护带上多打接触孔；2）尽量减小保护带的间距；3）尽量增大NMOS和PMOS有源区的间距；4）减小阱接触保护带距MOS管源极的距离。

（3）结合0.13um CMOS工艺本身抗单粒子闩锁的特点，通过计算和建模仿真分析，确定加固设计参数。本发明所采用加固方法的具体参数设置：1）保护带的间距最大不超过4um；2）NMOS和PMOS有源区的间距不小于0.69um。

（4）结合抗单粒子闩锁的标准单元加固方法，确定抗辐射标准单元的版图高度以及金属节宽等设计参数。本发明抗辐射标准单元版图的主要设计参数：1）金属节宽为0.4μm；2）单元版图高度为4.0μm，相当于10个金属的节宽，这个单元高度，可容纳方案中的抗辐射手段。

（5）通过结合抗单粒子闩锁效应加固设计参数以及单元版图高度等设计参数，对0.13um CMOS工艺标准单元版图进行重新设计，依据版图设计规则对版图布局布线进行优化。

（6）针对设计完成的抗单粒子闩锁标准单元进行建模仿真分析，评估其功能性能及抗单粒子闩锁效应的能力。

本发明与技术相比的优点在于：一种基于0.13um CMOS工艺的抗单粒子闩锁效应的标准单元设计方法，该方法是在不影响芯片设计流程的情况下，从标准库单元的物理版图层面实现抗单粒子闩锁效应的加固设计，实现代价小、可靠性高，可有效缓解空间单粒子闩锁效应对CMOS集成电路的影响，提升数字ASIC的抗辐射能力。所具备的优点如下：

（1）目前国内抗辐射标准单元库的开发多基于0.18um CMOS工艺，而本专利是基于0.13um CMOS工艺实现标准单元的抗闩锁加固设计，基于该工艺抗辐射加固库可支撑更高工作速率和更大规模的抗辐照ASIC设计。

（2）本发明抗闩锁标准单元的版图设计基于0.13um CMOS工艺，通过合理的版图高度设置，优化保护带间距以及晶体管间距等设计参数，在不影响单元正常功能和性能的前提下，进行较小的版图设计修改，最大程度提高单元的抗闩锁能力，代价小、易实现、可靠性高。

（3）基于本发明设计的抗闩锁加固标准单元，可以进行单元版图的手动拼接布局布线，实现抗辐射电路的全定制设计，增加了设计的灵活性。

（4）基于本发明设计的抗闩锁加固标准单元，可以利用标准的ASIC流程，支撑抗辐射ASIC的设计，降低抗辐射集成电路的开发成本。

附图说明

图1为体硅CMOS工艺中寄生的闩锁结构，其中a是体硅CMOS器件内部寄生的闩锁结构图，b是闩锁结构的等效电路；

图2为阱接触保护带结构；

图3为0.13um CMOS工艺标准单元版图；

图4为抗辐射加固设计后单元版图；

图5为发生闩锁电流波形图；

图6为未发生闩锁电流波形图；