[发明专利]一种时钟占空比调整电路及多相位时钟产生器

说明书

技术领域

本发明涉及时钟调整领域，尤其涉及到一种时钟占空比调整电路及多相位时钟产生器。

背景技术

为了增加DDR,SDRAM等高速系统的吞吐量，这些系统采用了双边沿触发方式工作，因此，50%的时钟占空比对于双边沿触发的系统正常工作非常重要。

现有技术中产生调节时钟信号占空比的方法主要包括以下两种：

第一种，如美国专利（US6320438）介绍的采用负反馈脉冲调整电路来调节输出时钟的占空比，将输出时钟的占空比信息转换为电流或者电压来调整环路中时钟的slew rate，进而调整时钟信号的占空比。具体地，电路框图如图1所示，该专利占空比调整的过程为：利用RC滤波电路将输出时钟DRIVER OUT的占空比转化为电压DET OUT，如果占空比不等于50%，那么DET OUT就不等于VDD/2，两者之间的电压误差通过误差放大器30转化为控制电压CTL，CTL用于调节PMOS12和NMOS18的栅电压，改变DRIVER IN信号的slew rate(压摆率)，改变slew rate(压摆率)就是改变上升沿和下降沿的斜率，从而调整信号的占空比。

第二种，如美国专利（US6853225）介绍的方法，通过混相器混合相位相同但相位变化不同的时钟信号和反相时钟信号，以抵消相位变化，从而产生粗略校正的时钟信号，由于混相器的线性度较低；使得混相器输出时钟的占空比精度差，为了进一步提高校正精度，还增加了一级DCC对混相器的输出时钟进一步占空比调整。具体地，如图2所示，该专利的占空比调整的过程为：通过两个DLL得到相位相反的时钟clk1和clk2，然后通过混相器得到一个粗略调整占空比的信号clk_hpg，然后再加一个DCC LOOP来进一步调整clk_hpg的占空比；DCC LOOP就是通过将clk_out的占空比转化成控制电压，来调整DCC中的差分放大器的输出时钟的压摆率，从而调整占空比。

然而现有占空比调整方案存在以下缺陷：

（1）第一种方法，将占空比信息转换为电流或者电压来调整环路中时钟的slew rate(压摆率)进而调整时钟占空比，会因为slow rate(压摆率)导致动态功耗增加；

（2）第二种方法，使用混相器来调整占空比，然而混相器的线性度也会给时钟占空比带来较大影响，这样会带来占空比误差，导致时钟占空比调整不精确。

所以现有的时钟占空比调整方案有着这样那样的缺陷，本领域技术人员急切需要一种新的占空比调整电路来调整时钟占空比。

发明内容

本发明要解决的主要技术问题是，提供一种时钟占空比调整电路及多相位时钟产生器，能够对时钟信号的占空比调整，并且可以节省动态功耗和提高时钟占空比的调整精度。

为解决上述技术问题，本发明提供一种时钟占空比调整电路，包括：时钟延时处理模块和时钟调整模块；

所述时钟延时处理模块用于对所述时钟占空比调整电路的输入时钟信号进行延时得到延时时钟信号，以及获取所述时钟占空比调整电路的输出时钟信号，根据所述输出时钟信号的占空比调整所述输入时钟信号与所述延时时钟信号之间的延时；

所述时钟调整模块用于根据所述延时时钟信号对所述输入时钟信号的占空比进行调节得到所述输出时钟信号。

进一步地，所述时钟调整模块用于检测所述输入时钟信号和所述延时时钟信号的上升沿，当检测到所述输入时钟信号的上升沿时输出上升沿，当检测到所述延时时钟信号的上升沿时输出下降沿。

进一步地，所述时钟延时处理模块用于当所述输出时钟信号的占空比大于0.5时减小所述输入时钟信号与所述延时时钟信号之间的延时，当所述输出时钟信号的占空比小于0.5时增大所述输入时钟信号与所述延时时钟信号之间的延时。

进一步地，所述时钟延时处理模块包括：时钟延时模块和时钟反馈模块；

所述时钟反馈模块用于获取所述输出时钟信号，将所述输出时钟信号的占空比转换为控制电压；

所述时钟延时模块用于对所述输入时钟信号进行延时得到所述延时时钟信号，并且根据所述控制电压调整所述输入时钟信号与所述延时时钟信号之间的延时。

进一步地，所述时钟反馈模块用于将所述输出时钟信号的占空比转换为变化的控制电压；所述时钟延时模块用于根据所述控制电压的变化调整所述输入时钟信号与所述延时时钟信号之间的延时。