[发明专利]半导体器件的形成方法

说明书

技术领域

本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。

背景技术

随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。

现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子（NMOS器件中的电子，PMOS器件中的空穴）迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。

目前，采用嵌入式锗硅（Embedded SiGe）或/和嵌入式碳硅（Embedded SiC）技术提高沟道区载流子的迁移率，即在需要形成PMOS区域的源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区，在NMOS区域的源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS器件的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅（SiGe）之间晶格失配形成的压应力，以提高PMOS器件的性能。形成所述碳硅材料是为了引入硅和碳硅（SiC）之间晶格失配形成的拉应力，以提高NMOS器件的性能。

嵌入式锗硅和嵌入式碳硅技术的应用可以提高半导体器件的载流子迁移率，但是在实际应用中发现，半导体器件的制作工艺仍存在需要解决的问题，半导体器件的良率有待提高。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，在提高半导体器件载流子迁移率的同时，减少在形成第一应力层后去除第一掩膜层的工艺步骤、形成第二应力层后去除第二掩膜层的工艺步骤，防止由于去除第一掩膜层和第二掩膜层造成半导体器件产生缺陷，提高生产良率。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有第一栅极结构，第二区域衬底表面形成有第二栅极结构，所述第一区域和第二区域衬底表面、第一栅极结构表面以及第二栅极结构表面形成有第一掩膜层；刻蚀去除第一栅极结构两侧部分厚度的衬底形成第一凹槽，且刻蚀后第一区域剩余的第一掩膜层形成紧挨第一栅极结构侧壁的第一侧墙；形成填充满第一凹槽的第一应力层；形成覆盖于所述第一应力层表面、第一侧墙表面、第一栅极结构表面以及第二区域第一掩膜层表面的第二掩膜层；刻蚀去除第二栅极结构两侧部分厚度的衬底形成第二凹槽，且刻蚀后第二区域剩余的第二掩膜层和第一掩膜层形成紧挨第二栅极结构侧壁的第二侧墙；形成填充满所述第二凹槽的第二应力层，且第二应力层的应力层类型与第一应力层的应力类型相反。

可选的，在形成第一掩膜层之前，还包括步骤：对所述第一栅极结构和第二栅极结构进行再氧化工艺，在第一栅极结构顶部和侧壁、第二栅极结构顶部和侧壁、以及衬底表面形成氧化层。

可选的，所述再氧化工艺为炉管工艺，所述炉管工艺的工艺参数为：反应气体包括O₂，O₂流量为1000sccm至15000sccm，反应腔室温度为500度至800度。

可选的，所述氧化层的材料为氧化硅。

可选的，在形成第一掩膜层之前，还包括步骤：在第一栅极结构两侧衬底内形成第一轻掺杂区，在第二栅极结构两侧衬底内形成第二轻掺杂区。

可选的，所述第一掩膜层和第二掩膜层的材料为氮化硅或氮氧化硅。

可选的，刻蚀第一栅极结构两侧部分厚度的衬底的工艺为各向异性刻蚀。

可选的，所述各向异性刻蚀为反应离子刻蚀。

可选的，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF₄、SF₆和Ar，CF₄流量为50sccm至100sccm，SF₆流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。

可选的，在刻蚀去除位于第一栅极结构两侧的第一掩膜层之前，还包括步骤：形成覆盖于第二区域第一掩膜层表面的第一光刻胶层。

可选的，在形成第一凹槽之后，还包括步骤：去除所述第一光刻胶层。

可选的，在刻蚀去除位于第二栅极结构两侧的第二掩膜层和第一掩膜层之前，还包括步骤：形成覆盖于第一区域第二掩膜层表面的第二光刻胶层。

可选的，在形成第二凹槽之后，还包括步骤：去除所述第二光刻胶层。