[发明专利]高压金属氧化物半导体晶体管及其制造方法

说明书

本发明公开一种高压金属氧化物半导体晶体管及其制造方法。半导体晶体管包含一基底、一栅极介电层、一栅极以及一源极与漏极区。该栅极介电层，是设置在该基底上，具有一凸部及一凹陷部，其中该凸部设置于该凹陷部的两侧且具有大于该凹陷部的厚度。该栅极则设置于该栅极介电层上。由此，该栅极介电层的凸部可维持较高的击穿电压，避免电流自栅极渗漏。

技术领域

本发明涉及一种高压元件(High voltage device)及其制造方法，特别是涉及一种高压金属氧化物半导体晶体管(High voltage metal-oxide semiconductortransistor)及其制造方法。

背景技术

高压元件是使用在电子产品中需要以高电压操作的部分，如闪存存储器(FlashMemory)或平面显示器(Flat panel display)的控制电路，用以维持高电压环境下的正常运作，其中，高压金属氧化物半导体(High-voltage metal-oxide semiconductor；HV-MOS)晶体管因具有开关的特性，而被广泛地应用在中央处理器电源供应(CPU power supply)、电管理系统(Power management system)、直流/交流转换器(AC/DC converter)、液晶显示器(Liquid crystal display；LCD)与等离子体电视驱动器、车用电子、电脑周边、小尺寸直流马达控制器以及消费性电子产品等领域。

一般而言，高压金属氧化物半导体晶体管可在栅极与源极/漏极之间的区域形成一氧化层，以降低通道中的垂直电场，然而，在面对半导体制作工艺不断演进，各项元件尺寸变得越来越小的今日，因位于栅极底部的氧化层无法保有一定的厚度，容易受到存在于栅极与漏极间的较强电场影响，产生电子穿隧效应（Band-to-band tunneling），因而引发栅极与漏极之间的电流渗漏(Gate induced drain leakage;GIDL)，进而影响电子产品的品质与可靠性。

一直以来，电流渗漏问题以及击穿电压的降低都是影响微型化半导体元件可靠性的主要原因之一，尤其当元件尺寸日益缩小，由电流渗漏所引发的问题将变得愈加严重，因此，亟需改良现有高压金属氧化物半导体晶体管，以改善栅极与漏极之间的电流渗漏与击穿电压等问题，以符合实务上的需求。

发明内容

本发明的目的在于提供一种高压金属氧化物半导体晶体管，具有两侧较厚且中央较薄的栅极介电层，可避免栅极与漏极之间的电流渗漏。

本发明的再一目的在于提供一种高压金属氧化物半导体晶体管的制造方法，可更有效率地制作具有两侧较厚且中央较薄的栅极介电层的高压金属氧化物半导体晶体管。

为达上述目的，本发明提供一种高压金属氧化物半导体晶体管，包含一基底、一栅极介电层、一栅极以及一源极与漏极区。该栅极介电层是设置于该基底上，具有一凸部及一凹陷部，其中该凸部设置于该凹陷部的两侧且具有大于该凹陷部的厚度。该栅极设置于该栅极介电层上，而该源极与漏极区设置于该基底中，且位于该栅极的两侧。

为达上述目的，本发明另提供一种制作高压金属氧化物半导体晶体管的方法，首先提供一基底；形成一图案化遮蔽层；以该图案化遮蔽层为掩模进行一离子注入，形成一第一掺杂区，再移除该图案化遮蔽层；进行一热制作工艺以在该基底上形成一栅极介电层，该栅极介电层具有一凸部及一凹陷部，该凸部是设置在该凹陷部的两侧且具有大于该凹陷部的厚度，其中该凸部与该凹陷部之间的交接面在垂直方向上与该第一掺杂区的一侧缘切齐；在该栅极介电层上形成一栅极；以及在该基底形成一源极与漏极区，该源极与漏极区位于该栅极的两侧。

本发明的高压金属氧化物半导体晶体管是在基底形成氟或氧注入，再进行热制作工艺，以形成两侧较厚而中间较薄的栅极介电层，由此，可省去多余的掩模与蚀刻制作工艺，以有效简化制作工艺。该栅极介电层具有凸部及凹陷部，其中该凸部设置于该凹陷部两侧且具有大于该凹陷部的厚度。因此，该凸部可承受较高的击穿电压也可有效改善栅极与漏极间电流渗漏的问题。