[发明专利]预测符号数字的装置与方法

说明书

本申请为申请日为2011年11月16日、申请号为201110362770.7的发明名称为“执行浮点减法的装置与方法及预测符号数字的装置与方法”的申请案的分案申请。

技术领域

本发明涉及浮点减法，且特别涉及通过前导数字预测来正规化块消去(mass cancellation)的浮点减法结果。

背景技术

第15次IEEE计算机运算研讨会(15^th IEEE Symposium on Computer Arithmetic，ARITH‘01)公报中Seidel和Even发表的文章「On the design of Fast IEEE Floating-Point Adders」叙述了包含两种不同路径的浮点加法器设计，此两种不同路径通常称为「远路径(far path)」和「近路径(near path)」，其为浮点加法器领域中的已有知识。近路径计算有效减法(两个运算元具有不同符号(正负号)的加法指令或两个运算元具有相同符号的减法指令)，其中近路径中运算元指数部分的差的绝对值小于或等于1，而远路径计算其他所有的情况，也就是远路径中运算元指数部分的差的绝对值大于1。近路径和远路径并行地执行有效浮点减法的指令，再根据指数部分的差来选择最后的结果。

在近路径计算中，执行有效减法可能会消去数值意义的数个前导数字(leading digits，又称之为前导数元)，有时又称为「大量消去(mass cancellation)」或块消去。因此，必须放置最高有效数字(most significant digit，又称之为最高有效数元)并将其左移以产生正规形式的表示法，此过程通常称为「正规化(normalization)」。在本文中，希望可以预测在减法中会被消去的前导有效数字(leading significant digits，t，又称之为前导有效数元)的数量。此预测和尾数(mantissa)部分的减法并行进行(或叫平行进行)，此并行进行是相对于等待真正位差计算出来后再列举被消去的前导有效数字，并行进行可大规模地加速列举被消去的前导有效数字。因此可以加速整个正规化过程。

以下列被减数A减去减数B的减法为例：

A＝10110111

B＝10110010

A－B＝00000101

B－A＝11111010(1的补数表示法)

在A－B的情况中，发生5个有效数字的块消去，造成具有5个前导0的正数结果。在B－A的情况中，发生5个有效数字的块消去，造成具有5个前导1的负数结果，或者说造成具有5个等于1的符号位的负数结果。在两种情况中，最高有效数字位于第三最低有效数字的位置，因此需要向左移5个位以正规化相减所得的差。如上列所述，如果能预测在减法中将有5个前导有效数字被消去则可以大规模地加速正规化。

预测前导0/前导1/前导符号位的概念已被大量研究，可追溯至Kershaw等人早期发表的成果，“A Programmable Digital Signal Processor with32-bit Floating-Point Arithmetic”，IEEE Solid State Circuits Conference，Digest of Paper，1985，pp.92-9.，随后Schmookler和Nowka概述于“Leading Zero Anticipation and Detection–A Comparison of Methods”，Proceedings of the15^th IEEE Symposium on Computer Arithmetic，2011。附加技术公开于上列提及的Seidel和Even的论文中。

关于两个输入值P和Q，对执行有效减法的加法器而言，所得结果的差中的前导0字串可通过(Z*＋T*GZ*)的样式比对(pattern match)来预测，其中Z*表示1个或更多个Z的字串，T*表示1个或更多个T的字串，且其中：

T_i＝P_i XOR Q_i，

G_i＝P_i AND Q_i，

Z_i＝(!P_i)AND(!Q_i)，