[发明专利]一种SOI横向功率MOSFET器件

说明书

技术领域

本发明属于功率半导体器件技术领域，涉及MOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor，金属-氧化物-半导体场效应晶体管）器件，尤其是SOI（Semiconductor On Insulator，绝缘层上的半导体）MOSFET器件 

背景技术

对于常规LDMOS器件而言，漂移区长度随器件击穿电压的升高单调增加。这不仅使器件(或电路)的芯片面积增加、成本增大，而且不利于集成电路的小型化。更为严重的是，器件的导通电阻随漂移区长度(或器件耐压)的增加而增大(导通电阻与器件耐压的关系式可表达为：R_on,sp∝BV^2.5，其中BV为器件耐压，R_on,sp为器件比导通电阻)，导通电阻的增加导致器件的功耗急剧增加，同时器件的开关速度也随之降低。 

为了缓解击穿电压与导通电阻之间的矛盾关系，业内研究者提出了基于沟槽技术的SOI器件结构。该类结构是在体区与漏区之间的漂移区中引入介质槽，并在介质槽内填充介电系数比漂移区介电系数小的介电材料。根据高斯定理，介质槽内的横向电场要高于漂移区内的横向电场，这样便可利用介质槽来承受器件大部分的横向耐压，从而可以在一定的耐压条件下缩小器件的横向尺寸，或者在相同的器件尺寸下获得更高的击穿电压；介质槽使漂移区纵向折叠，缩小了器件的横向尺寸从而获得较低的比导通电阻；同时，漂移区内的介质槽可以形成多维度的MIS（Metal-Insulator-Semiconductor）结构，从而增强对漂移区的耗尽作用，提高漂移区掺杂浓度，降低器件的导通电阻。总之，沟槽技术的器件结构可以对击穿电压与比导通电阻之间的矛盾关系有所改善。 

文献（Won-So Son，Young-HoSohn and Sie-Young Choi，【Effects of a trench under the gate in high voltage RESURF LDMOSFET for SOI power integrated circuits】Solid State Electronics48（2004）1629-1635）提出具有槽的RESURF LDMOSFET，其器件结构如图1所示。该器件将氧化物槽11引入栅电极G末端附近直至漏区7c之间的漂移区4中。氧化物槽11在漂移区4的掺杂浓度过高时，可以降低栅电极G末端之下硅表面的电场强度，避免此处的提前击穿；同时，氧化物槽11还能降低漏端7c边缘的表面电场峰值，从而能在降低导通电阻的基础上提高器件耐压。该文献报道其实验结果为，在漂移区4长度为16μm，介质埋层2和有源层3厚度分别为3μm和8μm时的耐压为352V，比导通电阻约为18.8mΩ·cm²。该类结构的LDMOS器件在耐压为250V时，比导通电阻约为9mΩ·cm²。可见，该结构的LDMOS器件在降低漂 移区长度和改善比导通电阻与耐压之间矛盾关系方面的效果比较有限。 

文献（Kota Seto,Ryu Kamibaba,Masanori Tsukuda and Ichiro Omura，【Universal trench edge termination design】IEEE ISPSD2012，161-164）将沟槽技术应用于终端结构中（其终端结构如图2所示），设计出了耐压>1000V的终端结构。该终端结构是在漂移区中引入介质槽9，介质槽9内填充BCB（BenzoCycloButene，苯并环丁烯，相对介电系数为2.65）介质；在介质槽9靠近阳极区7d一侧和介质槽底部形成P型条，构成体区纵向延伸结构6；在介质槽9底部体区纵向延伸结构6末端注入形成高掺杂的N型半导体岛6b。介质槽9在反向阻断时可承受大部分的终端压降；高掺杂的半导体岛6b阻止了耗尽区向远离阳极区一侧扩展，在该侧会有大量空穴积累，使介质槽9内的横向电场显著提高。此二者均可减小终端面积，从而提高芯片面积的利用率。体区纵向延伸结构6可将此类终端结构的击穿点由介质槽9与阳极区7d接触附近转移到阳极区7d下方，因而能够进一步提高终端耐压。该文献报道，在固定槽深为55μm的条件下，在槽宽分别为20μm、60μm、100μm时，仿真获得的耐压分别为1222V、1474V和1559V。此类终端结构的耐压可达理想PIN二极管耐压的90%。但由于该类终端结构在介质槽底部引入了高掺杂的N型半导体岛，因而在工艺上较难实现。