[发明专利]一种半导体器件及其制造方法和电子装置

说明书

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件，通过穿层导电互连件实现第一半导体器件层与第二半导体器件层间的互连，可以降低因互连结构引起的RC延迟与寄生电容，提高半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。本发明的电子装置，使用了上述半导体器件，因而也具有上述优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

在很多应用中，例如，与图像信号处理器(ISP)堆叠的背面照光传感器(BSI)、射频前端模块片上系统(RF FEM SOC)、3D集成的手机非易失存储器(NVM)片上系统等，氧化物融合晶圆到晶圆键合是用于堆叠晶片形成3DIC的最重要且可行的方式之一。

传统的晶片间的互连是通过两个硅通孔(TSV)垂直地连接堆叠的晶片中的每一个晶片(具体地，连接晶片上的合适的互连金属层)，再通过一个横向导电互连件连接两个硅通孔。采用这一方法互连的半导体器件的结构如图1所示，包括堆叠的第一晶片100和第二晶片200，其中第一晶片100和第二晶片200通过包括垂直的第一硅通孔1011、第二硅通孔1012以及与第一硅通孔1011、第二硅通孔1012相连的横向导电互连件1013的互连结构实现互连。

由于第一硅通孔1011与第二硅通孔1012均比较长且分别经过不同的过孔(Via)，因此导致被互连的两个晶片之间以及器件之间容易出现寄生问题，例如，额外的RC延迟与寄生电容，而这严重限制了氧化物融合晶圆到晶圆键合技术在3DIC中的应用。

为解决现有技术中的上述因互连结构引起的RC延迟与寄生电容问题，有必要提出一种新的半导体器件及其制造方法和电子装置。

发明内容

针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置，该半导体器件可以降低因互连结构引起的RC延迟与寄生电容。

本发明的一个实施例提供一种半导体器件，包括：第一半导体器件层，其中所述第一半导体器件层内形成有第一PN结与第一沟槽绝缘体，所述第一半导体器件层的第一表面被第一介电质层所覆盖、与所述第一表面相对的第二表面被第二介电质层所覆盖，并且所述第一介电质层内形成有第一横向导电连接件；第二半导体器件层，其中所述第二半导体器件层内形成有第二PN结，所述第二半导体器件层的第一表面被第三介电质层所覆盖，并且，所述第三介电质层内形成有第二横向导电连接件，所述第三介电质层与所述第一介电质层相粘接；还包括至少穿过所述第一介电质层的一部分并嵌入所述第三介电质层的穿层垂直导电互连件，其中所述穿层垂直导电互连件的位于所述第一介电质层内的第一底部与所述第一横向导电连接件相连接，位于所述第三介电质层内的第二底部与所述第二横向导电连接件相连接。

可选地，所述穿层垂直导电互连件还穿过所述第一半导体器件层，并且所述穿层垂直导电互连件的水平侧面分层被所述第一沟槽绝缘体、所述第一介电质层和所述第三介电质层所绝缘。

可选地，所述第一半导体器件层和所述第二半导体器件层的材料包括单晶硅，所述第一沟槽绝缘体、所述第一介电质层、所述第二介电质层和所述第三介电质层包括含硅介电质材料。

可选地，位于所述第一半导体器件层内的多个所述第一PN结构成第一场效应晶体管，所述第一场效应晶体管的侧向被所述第一沟槽绝缘体所绝缘。

可选地，位于所述第二半导体器件层内的多个第二PN结构成第二场效应晶体管，所述第二场效应晶体管的侧向被位于所述第二半导体器件层内的第二沟槽绝缘体所绝缘。

可选地，所述穿层垂直导电互连件的侧面具有互连件侧面导电金属扩散阻挡层。

可选地，所述穿层垂直导电互连件的材料包括铜或钨。