[发明专利]一种基于数字噪声耦合技术的Δ‑Σ调制器

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种基于数字噪声耦合技术的Δ-Σ调制器。

背景技术

Δ-Σ调制器是一种在通信系统中有广泛应用的典型的高精度模数转换器结构。并且，为了降低功耗，延长通信系统的待机时间，低功耗Δ-Σ调制器的需求量越来越大。在各种降低Δ-Σ调制器功耗的电路设计技术中，最直接的一种是增加量化器的比特数，它减少了量化噪声，于是降低了积分器的设计要求，因此特别适合在供电电压降低以后的先进CMOS工艺下使用。然而，增加传统的Flash量化器的量化精度会使其中的元件数量和功耗都成指数增长。

这个问题可以通过使用各种不同的量化器来缓解，例如两步量化(文献[1]Y.Cheng，C.Petrie，B.Nordick，and D.Comer，“Multibit delta-sigma modulator with two-step quantization and segmented dac，”IEEE Trans.Circuits Syst.II，vol.53，no.9，pp.848–852，2006.)，流水线型量化器(文献[2]O.Rajaee，S.Takeuchi，M.Aniya，K.Hamashita，and U.-K.Moon，“Low-osr over-ranging hybrid adc incorporating noise-shaped two-step quantizer，”IEEE J.Solid-State Circuits，vol.46，no.11，pp.2458–2468，2011.)，或者逐次逼近型量化器(文献[3]H.-C.Tsai，C.-L.Lo，C.-Y.Ho，and Y.-H.Lin，“A1.2v 64fj/conversion-step continuous-timeΔΣmodulator using asynchronous sar quantizer and digitalΔΣtruncator，”IEEE J.Solid-State Circuits，vol.48，no.11，pp.2637–2648，Nov2013.)。但是，常用的消除反馈数模转换器之非线性的动态元件匹配逻辑，依旧会成指数增长。F.Colodro等人提出数字ΔΣ再调制(文献[4]F.Colodro，A.Torralba，and J.L.Mora，“Digital noise-shaping of residues in dual-quantization sigma-delta modulators，”IEEE TCAS I，vol.51，no.2，pp.225–232，2004.)技术，采用图1中所示的数字ΔΣ调制器(虚线圈住部分)来把m比特的量化器输出转化为p比特的反馈模数转换器控制信号(p<m)，从而精简动态元件匹配逻辑(图1A传统的噪声耦合Δ-Σ调制器结构图中的DEM部分)的规模。

然而，数字ΔΣ再调制导致显著的逻辑延迟，最终限制整个系统的工作频率。Intel 2013年发表的基于SAR量化器的宽带Delta-Sigma ADC(文献[5]C.C.Lee，E.Alpman，S.Weaver，C.-Y.Lu，and J.Rizk，“A 66dB SNDR 15MHz BW SAR assistedΔΣADC in 22nm tri-gate CMOS，”in Symp.VLSI Circuits Dig.Tech.Papers，2013，pp.C64–C65.)采用的是图1C所示的Leslie-Singh结构(文献[6]T.Leslie and B.Singh，“An improved sigma-delta modulator architecture，”in Proc.IEEE Int.Symp.Circuits and Systems，ISCAS，1990，pp.372–375.)。它把量化器的输出分成MSB部分与LSB部分，MSB直接反馈回调制器输入，LSB经过数字滤波后与MSB相加。该方案简洁明了，避免了数字Delta-Sigma调制的延时，而且理论上等价于高精度反馈。但是，它对模拟滤波器的精度要求很高，以至该设计的实测SNDR比理论值少了10dB以上。

发明内容

本发明要解决的技术问题为：针对采用高精度量化器的Δ-Σ调制器，在解决其硬件复杂度呈指数增长问题的同时，避免现有解决方案存在的逻辑延迟问题。