[发明专利]鳍式场效应晶体管器件的鳍结构的形成方法

说明书

技术领域

本发明涉及集成电路，并且具体地涉及用于鳍式场效应晶体管(FinFET)型集成电路器件的鳍结构的形成工艺。

背景技术

现有技术教导了利用一个或更多个鳍式FET型场效应晶体管的集成电路的形成。鳍式FET晶体管包括沟道区域，该沟道区域定向为与衬底表面平行地传导电流。沟道区域提供在半导体材料的伸长部分中。晶体管的源极和漏极区域形成在沟道区域的任一侧上的伸长部分中。栅极布置在沟道区域位置处的伸长部分的两个相对侧上和之上，以提供对晶体管的导电状态的控制。该鳍式FET设计完全适合于制造多沟道晶体管，在多沟道晶体管中并行地形成多个伸长部分，以通过晶体管栅极的中间栅极部分限定彼此隔开的相邻沟道区域。该中间栅极部分在多个伸长部分之上以垂直方向跨越。

从限定伸长部分的半导体材料的至少一个薄的部分(称为“鳍”)创建鳍式FET晶体管，该伸长部分用于形成晶体管的沟道以及其源极区和漏极区。这种鳍通常通过掩膜限定，该掩膜在鳍位置处形成在单晶硅衬底的顶部上。然后在没有掩膜的地方将衬底材料定向刻蚀到预定深度，使得限定鳍的伸长部分保留在掩膜下方并且由衬底材料组成。

在一种现有技术的实现中，因此得到的包括最终晶体管器件的沟道的半导体材料鳍并不与电路衬底的有源部分电绝缘，电路衬底的有源部分本身也是晶体半导体材料。这样的鳍式FET器件经历三种不同类型的泄漏电流。第一类型的泄漏电流可以在鳍式FET晶体管的源极和漏极之间、经由位于沟道下方的衬底的有源部分循环。在每个晶体管内部的该第一泄漏电流并不受施加到晶体管栅极的电位控制。第二类型的泄漏电流出现，是因为鳍式FET晶体管的沟道也经由衬底与相同导电类型的其它晶体管的沟道电接触。第二泄漏电流以晶体管间泄漏电流的形式在晶体管之间流动。响应于衬底连接到参考电位，第三类型的泄漏电流出现在每个鳍式FET晶体管的沟道与衬底的下部之间。

为了避免这些泄漏电流，作为替代，现有技术中已知在作为绝缘体上硅(SOI)类型的集成电路衬底上制造鳍式FET晶体管。这样的SOI衬底在下部中包括电绝缘材料的中间层，晶体硅层盖在该中间层顶部。参照美国专利No.6,645,797，通过参考引入该专利的公开内容，其教导了用于从SOI衬底实现鳍式FET晶体管的工艺。得到的晶体管通过绝缘材料的中间层而与衬底的下部电绝缘，并且因而减少了泄漏电流问题。

本领域技术人员将在SOI衬底上实现的鳍式FET晶体管考虑为与在逐步扩展的工艺技术节点下制造的电路结合使用的有吸引力的选项，并且特别是完全适合用于CMOS集成电路设计中。与常规平面体器件相比具有更高性能的优良短沟道控制被认为是与CMOS电路的鳍式FET的选择相关联的优势。

然而，随着CMOS工艺技术持续向越来越小的尺寸扩展，需要晶体管性能的进一步改善。本领域技术人员认识到，将锗硅(SiGe)材料用于晶体管制造提供了晶体管性能的显著提升，特别是关于p沟道场效应晶体管器件。实际上，现有技术正朝着将SiGe用于体设备器件技术和SOI技术二者中实现的p沟道设备器件迈进。特别对于鳍式FET器件的使用而言，本领域技术人员认识到需要从SiGe材料形成p沟道器件的鳍，以便达到相比现有技术的仅Si材料的器件而言改善的晶体管性能水平。

鳍式FET器件的SiGe鳍的形成不是没有挑战。现有技术中已知的用于SiGe制造的制造技术使用广泛的热预算。这些热处理可以引起锗从制造p沟道器件的衬底区域扩散。这与CMOS电路的制造特别相关，因为来自SiGe材料的Ge可以扩散到其中制造n沟道器件的相邻衬底区域中并且不利地影响n沟道器件的性能。为了解决Ge扩散的问题，在限定了(n沟道器件的)Si鳍之后，不同制造技术形成(p沟道器件)SiGe鳍。然而，这样的器件遇到了由于难以围绕鳍形成均匀SiGe外延所导致的不均匀鳍形状的问题。

因此现有技术中需要一种不遭受前述问题的鳍制造工艺。

发明内容