[发明专利]用于粗粒度动态可重构阵列的多模式数据传输互连器

说明书

技术领域

本发明涉及集成电路领域，尤其涉及一种用于粗粒度动态可重构阵列的多模式数据传输互连器。

背景技术

目前，可重构结构起源于FPGA（现场可编程门阵列，Field－Programmable Gate Array），作为新兴的硬件处理器结构，其兼具通用处理器软件执行的灵活性与专用集成电路的高效性。已经广泛地应用于通信领域、媒体应用、密码等领域，其研发周期短，功耗低，目前已被越来越多的领域所接受，具有广阔的发展空间。

由于在FPGA中，互连资源占用将近70%的芯片面积，互连延迟占用在50%-60%。粗粒度可重构结构，作为可重构结构中的一类，由于计算粒度大，需要重新配置的信息少，重构时间短很好的解决了FPGA中的互连问题。

粗粒度可重构结构不仅可以改变控制流，还可以快速改变数据通路，满足阵列快速实现多种算法的需求。要使阵列能够快速实现多种算法的计算，那么深入研究互连结构设计是设计过程中必不可少的内容。

路由结构对可重构计算阵列的数据流水效率至关重要，且路由结构的互联开销对可重构计算阵列资源开销影响巨大。传统的可重构计算阵列路由结构包括如下三种基本形式：全局共享式路由结构、局部共享式路由结构以及全互联路由结构。

在全局共享式路由结构中，可重构计算阵列中所有的计算单元通过唯一访问接口共享数据寄存器文件，数据寄存器文件可以被任意计算单元访问。这种路由结构能提供足够高的灵活度，并且互连的硬件开销也很低，但是不能够很好地支持上述针对阵列流水性能的优化方法。因为当多个计算单元需要缓存多个数据时，这些计算单元对数据寄存器文件的读取操作会产生访问冲突，产生两类问题。首先，无法保证数据读取时间，可能在预期时间无法取得所需数据，导致运算出错；其次，为了处理访问冲突会带来额外的等待延迟，必须在流水线中引入额外的数据访问等待节拍，使得原有的流水性能恶化。

在局部共享式路由结构中，计算阵列中的某几个计算单元共享一个（或几个）数据寄存器，每个数据寄存器可以被周围的几个计算单元访问，其互连开销要远小于全互联的路由结构，硬件开销与具体的互连规模有关；

全互联结构实际上是局部共享式结构的一个极端情况，即任意数据寄存器都可以被阵列中所有的计算单元共享，但是互连硬件开销极大。

本发明在全局共享式路由结构的基础上，提出了一种用于粗粒度动态可重构阵列的多模式数据传输互连器，解决了满足多种计算需求且计算性能恶化的问题。

发明内容

本发明的目的是针对现有技术的一种或多种不足而提供一种用于粗粒度动态可重构阵列的多模式数据传输互连器，所述互连器在可重构阵列上实现满足多种计算需求且计算性能良好的互连结构。

为了实现发明目的，本发明公开了一种用于粗粒度动态可重构阵列的多模式数据传输互连器，所述互连器包括多模式互连控制器以及多模式互连结构模块；

所述多模式互连控制器用于存储不同的互连结构选择信息，并且将互连结构选择信息发送至多模式互连结构模块；

所述多模式互连结构模块用于根据多模式互连控制器的互连结构选择信息在阵列上选择一种或者多种互连结构，从而实现可重构阵列中计算单元互连。

作为优选，为了增强针对多任务中数据路由的并行管理能力，所述多模式互连控制器包括广播式互连寄存器，多组织网络互连寄存器，计算单元自反馈互连寄存器以及累加式互连寄存器；

所述广播式互连寄存器用于存储多模式互连控制器接收到的广播式互连结构选择信息，并且当多模式互连控制器接收到广播式互连指令时将广播式互连结构选择信息发送至可重构阵列；

所述多组织网络互连寄存器用于存储多模式互连控制器接收到的多组织网络互连结构选择信息，并且当多模式互连控制器接收到多组织网络互连指令时将多组织网络互连结构选择信息发送至可重构阵列；

所述计算单元自反馈互连寄存器用于存储多模式互连控制器接收到的计算单元自反馈互连结构选择信息，并且当多模式互连控制器接收到计算单元自反馈互连指令时将计算单元自反馈互连结构选择信息发送至可重构阵列；

所述累加式互连寄存器用于存储多模式互连控制器接收到的累加式互连结构选择信息，并且当多模式互连控制器接收到累加式互连指令时将累加式互连结构选择信息发送至可重构阵列。

作为优选，为了增强针对异构运算高效的任务流水线互连结构，所述多模式互连结构模块包括广播式互连模块，计算单元自反馈互连模块，多组织网络互连模块，累加式互连模块；