[发明专利]晶片封装体、晶圆级晶片阵列及其制造方法

说明书

技术领域

本发明有关于一种晶片阵列及其制造方法，且特别是有关于一种晶圆级晶片阵列及其制造方法。

背景技术

晶圆级封装(Wafer Level Packaging；WLP)是IC封装方式的一种，是指晶圆上所有晶片生产完成后，直接对整片晶圆上所有晶片进行封装制程及测试，完成之后才切割制成单颗晶片封装体的晶片封装方式。如图1A所示，在半导体晶圆10上制作完成各晶片的封装制程后，再沿着各晶片封装体100交界处的切割道SL，将各晶片所制作完成的各晶片封装体100分割开来。进一步参照图1A的局部放大的图1B，以及图1B中沿AA’线剖面的图1C所示，半导体晶圆10上彼此相邻的二晶片封装体100，晶片封装体100之间交界处具有晶片间沟槽106，以供切割道SL通过以分割两晶片封装体100，一般而言，于切割道SL通过区域，即晶片间沟槽106，是由半导体晶圆10背面向正面蚀刻后的空旷区域，以便后续切割刀下刀并将彼此相邻的二晶片封装体100顺利分割开来。然而，在现今晶片内部线路集成度不断提高的趋势下，晶片封装体100中可配线的区域亦应对应增加，否则将带来内部线路集成度过高而造成的信号干扰或是晶片内部线路短路等问题。

发明内容

本发明提供一种晶圆级晶片阵列、一种晶片封装体以及一种晶圆级晶片加工的制造方法，各晶片之间的晶片间沟槽具有特殊的地形(topography)，在不影响后续晶片分割制程的前提之下，使各晶片内部有一部分线路得以配线于晶片边缘处的晶片间沟槽并被妥善保护起来，以争取单一晶片内更多的可配线空间，避免上述因应内部线路集成度过高，可能造成的信号干扰或是短路等问题。

本发明的一态样提出一种晶圆级晶片阵列，包含一半导体晶圆以及至少一外延线保护块，该半导体晶圆具有相邻排列的至少二晶片以及一承载层，各该晶片具有一上表面及一下表面，且包含位于该上表面的至少一电子元件，该承载层覆盖于各该晶片的上表面；该至少一外延线保护块配置于该承载层之下且位于该至少二晶片之间，其中，该外延线保护块内部具有至少一外延线。

在本发明的一实施例中，该外延线的一部分通过该承载层与该电子元件电性连接。

在本发明的一实施例中，该外延线是不与该电子元件电性连接的一独立线路。

在本发明的一实施例中，该晶圆级晶片阵列进一步包含位于该至少二晶片之间至少一切割道，其中，该切割道不经过该外延线。

在本发明的一实施例中，各该晶片进一步包含一连接垫结构、多个孔洞、一绝缘层、一导电层以及一封装层，该连接垫结构电性连接于该电子元件；所述孔洞自该晶片的该下表面朝该上表面延伸，接触该连接垫结构且露出该连接垫结构的一部分；该绝缘层自该半导体晶片的该下表面朝该上表面延伸，部分的该绝缘层位于所述孔洞之中；该导电层位于该绝缘层下且自该半导体晶片的该下表面朝该上表面延伸，部分的该导电层位于所述孔洞之中，其中，位于所述孔洞内的该导电层通过该连接垫结构电性连接该电子元件；该封装层形成于该导电层之下。

在本发明的一实施例中，该外延线保护块的厚度与该晶片的厚度比是0.05～0.1。

本发明的另一态样是提出一种晶片封装体，其包含一承载层、一半导体晶片、多个孔洞、一绝缘层、一导电层、一封装层、至少一外延线保护块、至少一外延线，该承载层具有一中央区以及一周边区，该中央区由该周边区所圈绕；该半导体晶片对应于该中央区并配置于该承载层下方，具有一上表面及一下表面，且具有设置于该上表面且为该承载层所覆盖的至少一电子元件、以及电性连接于该电子元件的至少一连接垫结构；所述孔洞自该半导体晶片的该下表面朝该上表面延伸，接触该连接垫结构且露出该连接垫结构的一部分；该绝缘层自该半导体晶片的该下表面朝该上表面延伸，部分的该绝缘层位于所述孔洞之中；该导电层位于该绝缘层下且自该半导体晶片的该下表面朝该上表面延伸，部分的该导电层位于所述孔洞之中，其中，位于所述孔洞内的该导电层通过该连接垫结构电性连接该电子元件；该封装层，形成于该导电层之下；该至少一外延线保护块对应于该周边区配置于该承载层下方；而该至少一外延线配置于该外延线保护块内。