[发明专利]多相位时钟生成器

说明书

本发明公开了一种多相位时钟生成器，包括：环形振荡器、RC滤波器，偏置电流源和频率注入源。环形振荡器由大于1的奇数级首尾相连的CMOS反相器组成。各级CMOS反相器的结构相同，各级CMOS反相器包括由第一NMOS管和第一PMOS管组成的反相器主体，一个第二PMOS管组成的尾电流源。偏置电流源为各级第二PMOS管提供镜像电流。频率注入源将时钟信号注入到环形振荡器的第一级尾电流源的栅极上；其它各级由于RC滤波的作用，栅压基本不受影响。频率注入源注入的时钟信号能够对环形振荡器输出的时钟信号进行注入锁定。本发明能够采用注入锁定的方式实现相位的锁定，能够最大限度的降低相位噪声，能有效降低时钟的频率杂散。

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种多相位时钟生成器。

背景技术

多相位时钟生成在模拟和数字领域都有很重要的应用，特别是高速高性能数字里面，现有技术中一般采用锁相技术来实现多相位时钟信号的生成。锁相技术已提出近100年，用于对相位进行自动控制，在电子系统中应用广泛，从通信、导航、雷达、计算机到家用电器等都会应用到锁相技术。锁相技术一般采用锁相环电路(Phase Locked Loop，PLL)实现，而延迟锁相环（DLL）则为PLL的另一种形态，DLL去掉了PLL中的压控振荡器，而是采用电压控制延迟线（VCDL）将输入时钟信号延迟时钟周期的整数倍后输出，从而实现输入和输出的同步。由于PLL中采用了压控振荡器，对电源或衬底的干扰和噪声非常敏感，稳定性和抗抖动性较差。

现有技术中为了实现高性能的时钟信号的输出一般都采用DLL。DLL锁定后能够产生与输入参考信号同频率的多相位时钟。这多相位时钟可以用于消除时钟延迟，也可以通过倍频器或分频器输出高频或低频时钟。如图1所示，是现有DLL的结构示意图；现有DLL包括鉴相器（PD）101、电荷泵（CP）和环路滤波器（LPF）102、电压控制延迟线103。鉴相器101用于对频率输入信号Fin和反馈回来的频率输出信号Fout的相位进行检测并输出相应的检测信号V_PD,V_PD为上升（UP）或下降（DN）信号。电荷泵在V_PD的上升（UP）或下降（DN）信号的控制下进行充电或放电并经过环路滤波器后形成控制电压VCRTL。VCDL103由多级延迟单元串联而成，输入端接收频率输入信号Fin、输出端输出频率输出信号Fout，各级延迟单元分别对输入的信号进行一定的延迟，控制电压VCRTL能够对VCDL103的各级延迟单元的延迟时间进行调整，并且通过整个环路的负反馈控制，能使得锁定后的频率输出信号Fout和频率输入信号Fin的相位差为一个周期。

DLL虽然能够具有较小的抖动，噪声较小，但是DLL电路中还是采用了电荷泵电路，会带来一定的相位噪声。

注入锁定是指一个简谐振荡被另一个频率相近的简谐振荡所扰动的频率效应。当第二个简谐振荡的频率与第一个足够接，耦合足够大时，会完全占据第一个振荡。

发明内容

本发明所要解决的技术问题是提供一种多相位时钟生成器，能够采用注入锁定的方式实现相位的锁定，能够最大限度的降低相位噪声，能有效降低时钟的频率杂散。

为解决上述技术问题，本发明提供的多相位时钟生成器包括：环形振荡器、RC滤波器，偏置电流源和频率注入源。

所述环形振荡器由大于1的奇数级首尾相连的CMOS反相器组成。

各级所述CMOS反相器的结构相同，每一级所述CMOS反相器的结构包括一个CMOS反相器主体和一个尾电流源；所述尾电流源为所述偏置电流源的镜像电流。

各级所述CMOS反相器的输入端连接前一级所述CMOS反相器的输出端，各级所述CMOS反相器的输出端连接下一级所述CMOS反相器的输入端，第一级所述CMOS反相器的前一级为最后一级所述CMOS反相器。

所述RC滤波器由串联的第一电容和第一电阻组成。