[发明专利]半导体装置及其制造方法

说明书

本发明涉及半导体装置及其制造方法。在使用了SOI基板的半导体装置中，防止MISFET的动作不良，提高半导体装置的可靠性。另外，降低MISFET的寄生电阻，提高半导体装置的性能。以覆盖与SOI层SL邻接的元件分离区域STI的上表面的端部的方式，以宽的宽度来形成在SOI基板上部的SOI层SL上形成的外延层T1。由此，防止形成位置偏移了的接触插塞CP与SOI层SL下方的半导体基板SB连接。另外，通过以宽的宽度形成外延层T1，防止其下的SOI层SL的端部被硅化物化，从而防止MISFET的寄生电阻增大。

技术领域

本发明涉及半导体装置及其制造方法，特别涉及应用于使用了SOI(Silicon OnInsulator，绝缘体硅)基板的半导体装置及其制造方法而有效的技术。

背景技术

作为能够实现短沟道特性的抑制以及元件偏差的抑制的半导体装置，当前在使用采用了SOI基板的半导体装置。SOI基板是在由高电阻的Si(硅)等构成的支承基板上形成了BOX(Buried Oxide)膜(埋入氧化膜)，并在BOX膜上形成了主要包含Si(硅)的薄的层(硅层、SOI层)而得到的基板。在SOI基板上形成了MISFET(Metal Insulator SemiconductorField Effect Transistor：MIS型场效应晶体管)的情况下，无需在沟道层中掺杂杂质而能够抑制短沟道特性。其结果，能够提高迁移率，并且改善由杂质波动所致的元件偏差。因此，通过使用SOI基板来制造半导体装置，能够期待半导体装置的集成密度以及动作速度的提高、基于偏差降低的动作余量的提高。

在专利文献1(日本特开2006-190821号公报)中，记载了通过第1外延生长层和第2外延生长层构成硅基板上的MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)的源极/漏极区域，以在元件分离区域上承载的方式形成第2外延生长层。

在专利文献2(日本特开2006-190823号公报)中，记载了以在元件分离区域上承载的方式形成构成硅基板上的MOSFET的源极/漏极区域的外延生长层的构造。

在专利文献3(日本特开2009-094369号公报)中，记载了在硅基板上设置SOI区域和体区域，并在各个区域中形成MISFET。

在专利文献4(日本特开2008-270473号公报)中，记载了在SOI基板上形成SRAM(Static Random Access Memory，静态随机存取存储器)。

【专利文献1】日本特开2006-190821号公报

【专利文献2】日本特开2006-190823号公报

【专利文献3】日本特开2009-094369号公报

【专利文献4】日本特开2008-270473号公报

发明内容

如果在SOI基板上的有源区域中形成MISFET的源极/漏极区域，并希望对该源极/漏极的上表面连接接触插塞(contact plug)，则存在接触插塞的形成位置从SOI层上向元件分离区域侧偏移的忧虑。在该情况下，由于接触插塞到达支承基板，从而MISFET和支承基板导通，产生MISFET无法正常地动作的问题。

另外，在对SOI层上的外延层进行硅化物化时，由于SOI层从横向被硅化物化，SOI层的宽度变小，从而存在MISFET的电阻变高，MISFET无法正常地动作的忧虑。

上述问题随着半导体装置的微型化的发展而变得更显著。

其他目的和新的特征根据本说明书的记述以及附图将更加明确。

如果简单说明在本申请中公开的实施方式中的代表性的发明的概要，则如下所述。