[发明专利]一种检测集成电路制造工艺中工艺波动的检测电路

说明书

技术领域

本发明涉及集成电路技术领域，更具体涉及一种检测集成电路制造工艺中工艺波动的检测电路。

背景技术

随着集成电路工业不断发展，器件尺寸不断缩小，集成电路制造工艺的波动也越来越大，这给电路设计者带来了很大的挑战。器件的波动对所有类型的设计电路都有伤害，不仅仅对于模拟电路，对于存储器和逻辑电路都有影响。受工艺波动的影响，为了保证电路时序的正确，设计者往往要在时序上保留有一定的余地或者在某些单元中采用尺寸比较大的晶体管。即便如此，设计仍然存在一定的风险。因此，为了设计可靠性高的数字集成电路，电路设计者对工艺波动的检测和补偿技术的需求越来越大。由于数字电路对时序波形的上升沿和下降沿都有着严格的要求，因此，迫切需要一种能够同时检测NMOS波动和PMOS波动的检测电路。

对于工艺波动的检测，或者制作单个的晶体管，测量其I-V特性曲线、C-V特性曲线，或者制作专门的检测电路，来测量其电学特性。基于单个晶体管的测试，不能被用来进行工艺波动的补偿，因而不能用于集成电路中。对于专门的检测电路，若检测电路是模拟量输出，则测量结果往往也会受到工艺偏差的影响，测量结果往往不准确，不利于对电路进行工艺波动的补偿；若检测电路是数字化输出的，则测量结果容易被用来进行工艺波动的补偿，也容易读出，便于工艺制造厂商了解其工艺波动状况。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是如何设计一种电路，可以检测集成电路制造工艺中工艺波动，并以数字化输出的方式将测量结果输出。

(二)技术方案

为了解决上述技术问题，本发明提供了一种检测集成电路制造工艺中工艺波动的检测电路，所述电路包括环振电路、时钟缓冲级、第一数级反相器链N以及第二数级反相器链P；

所述环振电路为反相器级联构成，所述环振电路的输出端分别与所述第一数级反相器链N的时钟输入端、第二数级反相器链P的时钟输入端和时钟缓冲级的输入端连接；所述第一数级反相器链N为反相器级联，并挂载D触发器构成，所述D触发器位于所述第一数级反相器链N的后端；所述第二数级反相器链P为反相器级联，并挂载D触发器构成，所述D触发器位于所述第二数级反相器链P的后端；所述D触发器的D端连接其前面的反相器的输出端，所述D触发器的CLK端均连接所述时钟缓冲级的输出端。

优选地，所述第一数级反相器链N以及第二数级反相器链P各自挂载16个D触发器，所述第一数级反相器链N的后端的每两个反相器后挂载一个D触发器，所述第二数级反相器链P的后端的每四个反相器后挂载一个所述D触发器。

优选地，所述第一数级反相器链N以及第二数级反相器链P的NMOS和PMOS的宽长比均是固定的。

优选地，所述环振电路产生一个时钟信号。

优选地，所述环振电路中的反相器为宽、长均大的NMOS晶体管和宽、长均大的PMOS晶体管。

优选地，所述第一数级反相器链N的反相器为宽、长均小的NMOS晶体管和宽、长均大的PMOS晶体管。

优选地，所述第二数级反相器链P的反相器为宽、长均大的NMOS晶体管和宽、长均小的PMOS晶体管。

优选地，所述环振电路的级数为127级，其反相器的尺寸为，NMOS：1200nm/600nm，PMOS：2520nm/630nm。

优选地，所述第一数级反相器链N的级数选择为135级，其反相器尺寸为NMOS：120nm/60nm，PMOS：2520nm/630nm。

优选地，其特征在于，所述第二数级反相器链P的级数选择为295级，其反相器的尺寸为，NMOS：1200nm/600nm，PMOS：240nm/60nm。

(三)有益效果

本发明提供了一种检测集成电路制造工艺中工艺波动的检测电路，本发明可以把NMOS和PMOS的波动分别测量出来，并以数字化的方式输出，方便读取数据，且有利于在片上进行集成，用于后续的工艺波动补偿。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的一种检测集成电路制造工艺中工艺波动的检测电路的电路图；

图2为单级反相器的延时受工艺波动与其尺寸的关系示意图；