[发明专利]使用CPLD的线阵CCD数据采集同步电路

说明书

技术领域

本发明涉及一种数据采集电路，尤其是一种使用CPLD的线阵CCD数据采集同步电路，属于线阵CCD数据采集的技术领域。

背景技术

CPLD（Complex Programmable Logic Device）是一种多用途、高密度的复杂可编程逻辑器件，具有设计方便灵活、易于修改等特点，其“可编程”的技术特性，使用户可根据各自需要而自行构造不同逻辑功能的数字集成电路。其借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

CCD（charge coupled  devices）是一种电荷耦合器件，线阵CCD具有体积小、分辨率高、稳定性好、抗干扰能力强、测量误差小等特点，应用线阵CCD的关键是驱动电路设计和数据采集方法。如何实现对CCD的数据进行采集是现有技术的一个难题。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种使用CPLD的线阵CCD数据采集同步电路，其结构紧凑，能实现对线阵CCD数据的采集，安全可靠。

按照本发明提供的技术方案，所述使用CPLD的线阵CCD数据采集同步电路，包括线阵CCD模块；所述线阵CCD模块的控制端与CPLD电路连接，线阵CCD模块的输出端通过AD转换电路与FIFO数据缓存器连接，所述CPLD电路的输出端还与AD转换电路的控制端及FIFO数据缓存器的控制端连接，CPLD电路的输入端与单片机电路连接，所述单片机电路与FIFO数据缓存器连接。

所述AD转换电路包括芯片U5，所述芯片U5采用AD9220芯片，所述芯片U5的DVDD端通过电容C12接地，芯片U5的DVSS端接地，芯片U5的AVDD端通过电容C13接地，芯片U5的AVSS端接地，芯片U5的VINB端与电阻R4的一端连接，电阻R4的另一端与电容C19的一端、电容C20的一端及芯片U5的VREF端连接，电容C19的另一端及电容C20的另一端均接地；芯片U5的VINA端通过电阻R6与线阵CCD模块的输出端连接，芯片U5的CML端通过电容C15接地，芯片U5的CAPT端与电容C14的一端、电容C16的一端及电容C17的一端连接，电容C14的另一端接地；芯片U5的CAPB端与电容C17的另一端、电容C16的另一端及电容C18的一端连接，电容C18的另一端接地，芯片U5的REFCOM端及芯片U5的SENSE端均接地，芯片U5的AVSS端接地，芯片U5的AVDD端通过电容C23接地。

所述CPLD电路包括芯片U3，所述芯片U3采用型号为EPM240的芯片。

所述单片机电路包括芯片U2，所述芯片U2采用型号为C8051F500的芯片，芯片U2的VIO端、VREGIN端与电容C7的一端、电容C8的一端以及+5V电压连接，电容C7及电容C8的另一端接地，芯片U2的VDD端、VDDA端与电容C5的一端及电容C6的一端连接，电容C5的另一端及电容C6的另一端接地，芯片U2的GND端及GNDA端均接地；芯片U2的P0.2/XTAL1端与电阻R20的一端、电容C4的一端以及晶振Y1的一端连接，电容C4的另一端接地，晶振Y1的另一端与电容C1的一端、电阻R20的另一端及芯片U2的P0.3/XTAL2端连接，电容C1的另一端接地，芯片U2的P4.5端与发光二极管D2的阳极端连接，发光二极管D2的阴极端通过电阻R21接地。

本发明的优点：使用复杂可编程逻辑器件输出线阵CCD模块的驱动信号、AD转换电路的控制信号和FIFO数据缓存器的写入控制信号，线阵CCD模块有效像素达2048个，最大驱动频率可达2MHz，CCD驱动信号需严格的时序对应关系，且AD转换电路的采样频率必须与CCD采集数据的时序同步。采用FIFO数据缓存器依次存入AD转换后的得到2048个CCD有效像素数据，通过CPLD电路使FIFO数据缓存器存入数据与AD转换电路输出数据保持严格的同步，由于FIFO数据缓存器具有双口输入输出、传送速度快和先进先出的特点，FIFO数据缓存器在CPLD电路的统一控制下可保证CCD高速采样时的每个像素值经高速AD转换为数字信号后均准确存入FIFO数据缓存器内，数据采集过程完成后，单片机电路可随时读取已存入FIFO数据缓存器的2048个采样数据，有效地解决了数据流的缓冲，能够很好地满足高速采集数据时对CCD驱动和AD转换控制的要求，安全可靠。

附图说明

图1为本发明的结构框图。