[发明专利]一种半导体器件的制备方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制备方法。

背景技术

随着半导体技术发展到纳米技术节点，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(CMOS)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。

常规上，CMOS器件制造技术中，通过图形化沉积于半导体衬底的高k介电层、覆盖层、伪栅极层、硬掩膜层，分别形成NMOS虚拟栅极结构和PMOS虚拟栅极结构。但是由于PMOS虚拟栅极结构和NMOS虚拟栅极结构之间的空隙非常小，为了获得侧壁轮廓良好的虚拟栅极图案图形化后在两者之间往往存在覆盖层的残余，并由于其覆盖作用将导致后序工艺中也难以将高K材料层完全去除，从而导致半导体器件的桥连和短路问题，并最终导致半导体器件的良率降低。

为提高器件性能，在分别形成P型金属氧化物半导体场效应晶体管(PMOS)和N型金属氧化物半导体场效应晶体管(NMOS)后，对PMOS和NMOS分别进行处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。考虑到工艺的复杂性，通常会在半导体衬底的表面上以及栅极结构周围形成应力引入衬里，以形成应力。为了使应力引入衬里更靠近沟道区，以便对沟道区施加适当的应力，并且同时增大层间介电层(ILD)间隙填充窗口，通常会在形成源/漏区之后去除位于栅极结构两侧的间隙壁结构。这被称为应力邻近技术(又称SPT技术)。然而，常规SPT技术中，仍然无法解决覆盖层的残留问题，从而无法避免半导体器件中桥连和短路问题的存在。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制备方法，包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构，将所述半导体衬底分为NMOS区和PMOS区；在所述半导体衬底上依次沉积高k介电层、覆盖层、伪栅极层、硬掩膜层；图形化所述高k介电层、覆盖层、伪栅极层、硬掩膜层，以形成NMOS虚拟栅极结构和PMOS虚拟栅极结构；执行干法刻蚀的应力邻近工艺以去除所述NMOS虚拟栅极结构和PMOS虚拟栅极结构之间残余的所述覆盖层和高k介电层。

在一实施例中，在形成所述NMOS虚拟栅极结构和PMOS虚拟栅极结构之后，在所述NMOS虚拟栅极结构和PMOS虚拟栅极结构的侧壁上形成偏移侧壁，然后执行浅掺杂形成浅掺杂区；在所述偏移侧壁外形成间隙壁，然后执行离子注入形成源漏区。所述偏移侧壁为氧化物层；所述间隙壁为SiO₂、SiN、SiOCN中一种或者几种的组合构成，厚度为5-50nm。

在一实施例中，在形成源漏区之后，执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物。所述自对准硅化物为硅化镍。

在一实施例中，在执行自对准硅化物工艺后，执行湿法刻蚀工艺以去除所述硬掩膜层和间隙壁；所述湿法刻蚀的腐蚀液为H₃PO₄，刻蚀温度为130-180℃。

在一实施例中，在所述高k介电层的下方形成界面层。

在一实施例中，所述干法刻蚀的蚀刻气体为CF₄、CHF₃、CH₂F₂和O₂，CF₄的流量为5-10sccm，CHF₃的流量为10-100sccm，CH₂F₂的流量为10-100sccm，O₂的流量为10-200sccm，功率为100-1000W，压力为2-50mTorr，时间为5-20S。

在一实施例中，在所述干法刻蚀的应力邻近工艺之后，所述方法还包括：在所述半导体衬底上形成接触孔刻蚀停止层；沉积层间介电层并平坦化，以填充所述半导体器件中的间隙；去除所述虚拟栅极，然后形成金属栅极，在所述金属栅极上方形成金属层以及接触孔，以形成电连接。