[发明专利]半导体元件

说明书

关联申请

本申请享受以日本专利申请2013-137229号(申请日：2013年6月28日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体元件。

背景技术

经由接口实施信息处理装置之间的信息交换。接口经由输入输出端子与信息处理装置内的集成电路电连接。因此，集成电路由于来自输入输出端子的ESD(Electro Static Discharge：静电放电)而存在破坏的危险。为了保护集成电路免受ESD的影响，在信息处理装置内在输入输出端子与接地端子之间连接ESD保护器件。为了保护集成电路免受过电压的影响，将ESD保护器件的耐压设定为比输入输出信号的电压稍高的值。例如，在输入输出信号的电压是5V的情况下，将ESD保护器件的耐压设定为7V左右。

越降低ESD保护器件的耐压，ESD保护器件所具有的静电电容越大。如果ESD保护器件的静电电容变大，则阻抗降低，输入输出信号经由ESD保护器件泄漏。在接口中传播的信号的频率越高，阻抗越进一步降低。因此，要求降低ESD保护器件的静电电容。

但是，ESD保护器件由二极管构成。因此，为了降低静电电容，需要减小二极管的p-n结面积，但相反地导通(ON)电阻变高。如果ESD保护器件的导通电阻变高，则在发生了ESD时，在ESD保护器件中流过的电流减少，在集成电路侧流过的电流增加。其结果，具有ESD保护器件的信息处理装置的ESD耐受量降低。强烈要求提供静电电容小且导通电阻低的ESD保护器件。

发明内容

本发明提供静电电容小且导通电阻低的半导体元件。

本发明的实施方式涉及的半导体元件，具有：第1阳极层；第1阴极层，设置于所述第1阳极层上；第1导电类型的第2半导体层，包围所述第1阴极层，设置于所述第1阳极层上；第4阴极层，设置于所述第1阴极层的表面；第4阳极层，设置于所述第1阴极层与所述第4阴极层之间；第2阴极层，设置于所述第1阳极层上；第2导电类型的第3半导体层，包围所述第2阴极层，设置于所述第1阳极层上；第3阴极层，设置于所述第2阴极层以及所述第3半导体层与所述第1阳极层之间，具有比所述第2阴极层的第2导电类型杂质浓度高的第2导电类型杂质浓度；第2阳极层，设置于所述第2阴极层上；第1电极，与所述第1阳极层电连接；以及第2电极，与所述第4阴极层和所述第2阳极层电连接。

本发明的实施方式涉及的半导体元件，具有：第1阳极层；第1阴极层，设置于所述第1阳极层上；第2阴极层，设置于所述第1阳极层上；第1导电类型的第2半导体层，包围所述第2阴极层，设置于所述第1阳极层上；第4阴极层，设置于所述第2阴极层的表面；第4阳极层，设置于所述第2阴极层与所述第4阴极层之间；第3阴极层，设置于所述第2阴极层以及所述第3半导体层与所述第1阳极层之间，具有比所述第2阴极层的第2导电类型杂质浓度高的第2导电类型杂质浓度；第2阳极层，设置于所述第2阴极层上；第1电极，与所述第1阳极层电连接；以及第2电极，与所述第1阴极层和所述第2阳极层电连接。

本发明的实施方式涉及的半导体元件，具有：第1二极管，第1阴极与流过电流的信号线电连接；第2二极管，具有第2阳极和第2阴极，与所述第1二极管并联连接，并且所述第2阳极与所述信号线连接；第3二极管，以与所述第2二极管串联地连接的方式，第3阴极与所述第2阴极连接，并且具有比所述第1二极管以及所述第2二极管高的静电电容；以及第4二极管，以与所述第1二极管或者所述第2二极管串联地连接的方式，第4阳极与所述第1阴极或者所述第2阴极连接。

附图说明

图1是第1实施方式的半导体元件的等效电路。

图2是第1实施方式的半导体元件的俯视图。

图3是示出图2的A-A’线处的剖面的剖面图。

图4是第2实施方式的半导体元件的等效电路。

图5是第2实施方式的半导体元件的剖面图。

具体实施方式