[发明专利]半导体装置及其制造方法

说明书

本发明公开了一种制造半导体装置的方法及其半导体装置。其中所述方法包括：提供衬底，并在衬底中形成阱区；在阱区上形成至少一个第一栅极结构，其中第一栅极结构包括栅极绝缘层以及形成在栅极绝缘层上的呈第一闭合图形的第一栅极；在处于第一闭合图形内的第一区域进行离子注入，以形成具有第一导电类型的区域；在处于第一闭合图形外的第二区域进行离子注入，以形成具有第二导电类型的区域，其中第一导电类型和第二导电类型不同。通过所述方法制造的半导体装置，能够在保持与长条纹型栅控二极管相同ESD保护能力的同时，降低寄生电容，从而提高了射频电路的电路性能。

技术领域

本发明涉及半导体装置及其制造方法。

背景技术

ESD(Electrostatic discharge，静电放电)是影响集成电路可靠性的一个主要因素。ESD是一种电荷的快速中和过程。由于静电电压很高，ESD会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭ESD的损害，ESD保护电路同时的设计于集成电路中，以防止集成电路因受到ESD而损坏。

由于栅控二极管(Gated Diode)与传统的STI(Shallow Trench Isolation，浅沟道隔离)二极管相比，速度更快、电阻更小、故障电流更高，因此，栅控二极管越来越多地被用于ESD保护电路。

现有技术中用于ESD保护电路的栅控二极管，通常采用如图1所示的长条纹型栅控二极管，其中，W为长条纹型栅控二极管有源区条纹的长度，Lp、Lg、Ln分别为P+导电区域1、栅极2和N+导电区域3的宽度。如图2所示，长条纹型栅控二极管的导通电流方向4是由N+导电区域流向N+导电区域。

现有技术中，为了获得足够的ESD保护能力，需要增大栅控二极管的尺寸，但是这样会产生很大的寄生电容，进而明显地降低电路性能，尤其对于射频高速集成电路而言，这种性能降低的更为明显。

发明概述

本发明的发明人发现上述现有技术中存在问题，并因此针对上述问题提出了新的技术方案以至少部分减轻或解决至少部分上述问题。

根据本发明的一个方面，提供一种制造半导体装置的方法，包括：提供衬底，并在衬底中形成阱区；在阱区上形成至少一个第一栅极结构，其中第一栅极结构包括栅极绝缘层以及形成在栅极绝缘层上的第一栅极，其中在阱区表面上所述第一栅极呈第一闭合图形，从而限定处于第一闭合图形内的第一区域和第一闭合图形外的第二区域；在第一区域内进行离子注入，以形成具有第一导电类型的区域；以及在第二区域内进行离子注入，以形成具有第二导电类型的区域，其中第一导电类型和第二导电类型不同。

在一个实施例中，所述方法还包括：在第一区域中形成隔离区域，所述隔离区域与所述第一区域的边界间隔开。

在一个实施例中，隔离区域的周长与第一区域的周长之比的范围为0.25至0.75。

在一个实施例中，所述方法还包括：在阱区上还形成与所述第一栅极结构间隔开的第二栅极结构，所述第二栅极结构包括栅极绝缘层以及在栅极绝缘层上的第二栅极，在阱区表面上所述第二栅极呈第二闭合图形并被所述第一区域所围绕，从而限定处于第二闭合图形内的第三区域；以及在第三区域内进行离子注入，以形成具有第二导电类型的区域。

在一个实施例中，所述方法还包括：在第三区域中形成隔离区域，所述隔离区域与所述第三区域的边界间隔开。

在一个实施例中，隔离区域的周长与第三区域的周长之比的范围为0.25至0.75。

在一个实施例中，阱区为P型阱区；具有第一导电类型的区域为N+区域；具有第二导电类型的区域为P+区域。

在一个实施例中，第一栅极为多晶硅，各第一栅极之间的距离范围为0.1-2μm。