[发明专利]ESD防护器件及其制作方法

说明书

技术领域

本申请涉及半导体器件领域，具体而言，涉及一种ESD防护器件及其制作方法。

背景技术

静电是一种客观存在的自然现象，产生的方式有多种，如接触、摩擦、电器间感应等。静电具有长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在多个领域造成严重危害，摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。

对于电子产品而言，静电放电时造成的破坏和损伤有突发性损伤和潜在性损伤两种。所谓突发性损伤，指的是电子器件被严重损坏，功能丧失。这种损伤通常能够在生产过程中的质量检测中能够发现，因此给工厂带来的主要是返工维修的成本。而潜在性损伤指的是电子器件部分被损，功能尚未丧失，且在生产过程的检测中不能发现，但在使用当中会使产品变得不稳定，时好时坏，因而对产品质量构成更大的危害。因此，静电放电被认为是电子产品质量最大的潜在杀手，静电防护也成为电子产品质量控制的一项重要内容。

在ESD(静电释放Electro-Staticdischarge)防护器件领域中，包括有多种类型的元件，例如Diode(晶体二极管)、MOSFET(金属-氧化层半导体场效晶体管Metal-Oxide-SemiconductorField-EffectTransistor)以及SCR(可控硅整流器SiliconControlledRectifier)。对于MOS(金属氧化物半导体Metal-Oxide-Semiconductor)而言，包括ggNMOS(栅接地N型金属氧化物半导体gate-groundedNegativechannel-Metal-Oxide-Semicondutor)、gcNMOS(栅耦合N型金属氧化物半导体gate-coupledNegativechannel-Metal-Oxide-Semicondutor)、rgNMOS(电阻栅N型金属氧化物半导体resistorgateNegativechannel-Metal-Oxide-Semicondutor)等。这些静电放电防护器件可以被应用在电路设计中，从而形成静电保护电路，对电子器件形成有效的静电防护。

在电路设计中，ESD保护电路通常需要采用较大的面积以承受高ESD电流。此时需要保护电路具有较高的ESD保护级别，同时具有较小的芯片面积，也即，单位面积内能承受的最大ESD电流越大越好。

现有技术中对于应用了gcNMOS的ESD保护电路中的ESD防护器件而言，一般需要在gcNMOS的栅极和漏极节点之间增加一个电容，通过设置这个电容，使得在静电释放事件发生时，栅极与电压耦合，并降低ESD结构的触发电压。

但由于设计结构的限制，电容设计在ESD防护器件的衬底上，设置高度会受到限制，这就使得电容的整体布置十分不便，且导电面积较大，在单位面积内能够承受的ESD电流较小，较大地降低了ESD防护器件的性能。

发明内容

本申请旨在提供一种ESD防护器件及其制作方法，能够使ESD防护器件内的电容具有较小的面积，提高ESD防护器件的性能。

为了实现上述目的，根据本申请的一个方面，提供了一种ESD防护器件，包括电容，电容包括：衬底，衬底上形成有凹槽；绝缘介质层，形成在凹槽内，并具有容纳槽；导电部，形成在绝缘介质层所形成的容纳槽内。

进一步地，绝缘介质层为SiO2层或者SiN层。

进一步地，导电部为离子掺杂形成的多晶硅。

进一步地，多晶硅中离子的掺杂浓度为10¹⁵至10²⁵atoms/cm³，优选地，多晶硅中离子的掺杂浓度为10²⁰atoms/cm³。

进一步地，多晶硅中的掺杂离子为N型离子或者P型离子。

进一步地，凹槽通过干法刻蚀或者湿法刻蚀而形成。

进一步地，绝缘介质层的周边侧壁厚度相同。

进一步地，凹槽的深度为1至5um。

进一步地，ESD防护器件还包括：源极，形成在衬底上；漏极，形成在衬底上；栅极，形成在衬底上，栅极与电容之间电连接；源极和漏极分别位于栅极两侧。

根据本申请的另一方面，提供了一种ESD防护器件的制作方法，包括：步骤S1：在衬底上形成凹槽；步骤S2：在凹槽内形成具有容纳槽的绝缘介质层；步骤S3：在容纳槽内形成导电部。