[发明专利]一种栅极侧墙减薄工艺

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种栅极侧墙减薄工艺。

背景技术

随着工艺尺寸不断缩小，特别是65nm及其以下，为了增强器件的性能，通常采用应力接近技术(Stress Proximity Technique,SPT)减薄栅极两侧侧墙的宽度，从而使后续具有一定应力的膜层沉积在更接近沟道(channel)的区域，以增强器件驱动电流。

通常采用SPT工艺来减薄栅极侧墙的过程包括：在侧墙以及硅化物形成后，直接进行一步干法刻蚀，从而减薄侧墙的宽度。

采用上述方法，在干法刻蚀中，把侧墙水平方向减薄的同时，也不可避免地刻蚀到侧墙的顶部，请参阅图1，图1为采用现有的栅极侧墙减薄方法之后形成的衬底截面结构示意图。1表示栅极，2表示栅极侧墙。侧墙顶部在刻蚀过程中由于没有受到保护而遭到等离子损伤，如图1中虚线之间的高度即为侧墙顶部的损失高度。栅极侧墙顶部的损伤会导致器件漏电，并最终使器件的性能恶化。实际工艺中，为了减小栅极侧墙顶部的损伤，不得不限制水平方向的刻蚀量，这样，侧墙水平方向的刻蚀受制于垂直方向的限制，工艺窗口非常小，从而影响栅极侧墙减薄的效果。

因此，需要改进现有的栅极侧墙减薄工艺，在减薄栅极侧墙的过程中，使栅极侧墙的顶部和栅极的顶部不受到等离子体刻蚀的损伤。

发明内容

为了克服以上问题，本发明旨在提供一种栅极侧墙减薄工艺，在减薄侧墙的过程中，不损伤侧墙顶部和栅极顶部，从而扩大刻蚀工艺窗口，提高栅极侧墙的减薄效果。

本发明提供了一种栅极侧墙减薄工艺，其包括：

步骤S01：在半导体衬底上依次形成栅极和栅极侧墙；

步骤S02：在所述半导体衬底上覆盖一层抗反射层；

步骤S03：采用光刻和干法刻蚀工艺，图案化所述抗反射层；

步骤S04：以图案化的所述抗反射层为掩膜，经干法刻蚀工艺，减薄所述栅极侧墙。

优选地，所述步骤S03中，采用HBr和O₂的混合气体作为刻蚀气体。

优选地，所述HBr与所述O₂的流量比例为1：1至15:2。

优选地，所述HBr的流量为10-30sccm,所述O₂的流量为4-10sccm。

优选地，所述步骤S03中，所采用的压强为5-10mTorr，所采用的上电极功率为300-500瓦，反应时间为10-80秒。

优选地，所述步骤S04中，采用氟系气体刻蚀所述栅极侧墙。

优选地，所述氟系气体为CH₂F₂和CHF₃的混合气体。

优选地，所述CH₂F₂与所述CHF₃的流量比例为1:1至4:1。

优选地，所述CH₂F₂的流量为60-120sccm，所述CHF₃的流量为30-60sccm。

优选地，所述步骤S04中，所采用的压强为20-40mTorr，所采用的上电极功率为500-800瓦，所采用的下电极电压为0，反应时间为10-40秒。

本发明的一种栅极侧墙减薄工艺，首先在形成侧墙之后，在整个半导体衬底上覆盖一层抗反射层，该抗反射层包裹住栅极和栅极侧墙这样使衬底表面趋于平坦；然后，采用光刻和刻蚀工艺，图案化抗反射层，再利用抗反射层为掩膜，采用干法刻蚀工艺，向下刻蚀侧墙，从而实现侧墙宽度的减薄；抗反射层覆盖在栅极和侧墙顶部，在减薄过程中，可以保护栅极和侧墙顶部不受到损伤，从而可以扩大工艺窗口，增加减薄的宽度，提高侧墙减薄效果。

附图说明

图1为采用现有的栅极侧墙减薄方法之后形成的衬底截面结构示意图

图2为本发明的一个较佳实施例的栅极侧墙减薄方法的流程示意图

图3-6为本发明的上述较佳实施例的栅极侧墙减薄方法的各个步骤所对应的衬底截面结构示意图

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。