[发明专利]基于DSP芯片的可变长度FFT计算方法

说明书

技术领域

本发明涉及数字信号处理领域，尤其涉及一种基于SRAM的可变长度FFT计算方法。

背景技术

DFT(Discrete Fourier Transformation，离散傅里叶变换)是数字信号处理领域不可缺少的工具之一，它将一种信号从时域变换到频域，广泛应用于声学、图像、雷达、电信和无线信号处理等领域。FFT(Fast Fourier Transformation，快速傅立叶变换)是DFT的一种快速实现方法，FFT的出现使得DFT在实际应用中得到了更广泛的应用。FFT算法是利用复指数常数的特性将信号序列x(n)或X(k)的排列次序进行重排并分解成短序列运算，将DFT运算复杂度由O(n²)降低到O(nlogn)。在实时信号处理领域，FFT算法对嵌入式处理器的性能和效率都提出更高要求，对于不同的应用，FFT的运算规模变化非常大，可能由数十点到数十万点。

目前，大部分FFT算法采用DSP芯片上的运算单元实现，然而FFT计算过程需要交叉访问信号序列x(n)，无法充分发挥DSP芯片的计算和存储效率，尤其对于大规模FFT计算，不能将整行变换数据存储到Cache或者片上存储器中，导致需要频繁访问片外存储器，从而存储带宽利用率非常低，而且无法发挥DSP芯片提供的流水线计算效率。

部分DSP芯片中虽然提供了FFT加速器方案，例如TI C55X系列的DSP芯片中的紧耦合FFT加速器，支持的最大运算规模仅为1K，限制FFT加速器的应用范围。由于执行大规模FFT时至少需要将一行数据存储到FFT加速器内部数据寄存器中，因此FFT加速器所需存储容量随FFT规模的增大而线性增加，存储容量将成为大规模FFT加速器设计的主要限制。

DDR和SRAM是两类最常用的数据存储器，其中DDR存储器具有存储容量大(通常为G量级)、价格低的特点，通常用于大规模原始数据和计算结果的存储。DDR存储器的行缓冲组织结构决定了DDR存储器的访问特征，若数据顺序存储且按照顺序进行访问，则能够充分发挥DDR存储器存储带宽，获得较大实际访问带宽；但若以不规则方式访问DDR存储器时，DDR存储器存储带宽利用率将急剧下降。片上SRAM存储器是一种随机访问存储器，具有访问灵活、速度快的特点，但是相对于DDR存储器来说，SRAM存储器的存储容量较小，通常仅为M量级，无法存储大规模原始数据和计算结果。在DSP芯片中，通常将SRAM设计成多核之间的高速共享存储器。随着工艺的提升，DSP芯片内部集成的SRAM容量越来越大，如TI C66XX系列DSP芯片的SRAM存储容量达到4MB。

对于大规模的FFT计算，可以通过二维FFT计算的方式模式实现。N＝N₁*N₂点的FFT可以通过N₂个N₁点和N₁个N₂点的FFT算法来实现，迭代公式如下式所示：

其中0≤k₁<N₁，0≤k₂<N₂。

如图1所示，二维FFT模拟实现大规模FFT的实现流程，将N点的初始数据从逻辑上看成按行存储为N₁*N₂的矩阵形式，二维方式实现N＝N₁*N₂点FFT的计算步骤如下：

步骤1)列方向的FFT计算。

进行N₂次的N₁点FFT运算，即执行N₂次如下公式：

步骤2)补偿旋转因子计算。

将步骤1)得到的计算结果乘以补偿旋转因子得到列方向FFT运算结果。

步骤3)行方向的FFT计算。

将步骤2)得到的列方向FFT运算结果进行N₁次的N₂点FFT运算，即执行M₁次如下公式：

如上所述，采用二维方式模拟实现大规模FFT的实现流程中，列方向的FFT计算时需要以列方向顺序读取初始矩阵数据，计算结果再以列方向写入到DDR存储器中，行方向的FFT计算时计算结果也需以列方向写入到DDR存储器。因此直接采用DDR存储器进行大规模FFT计算时的数据存储时，由于DDR存储器非突发访问模式的存储带宽利用率非常低，导致采用二维方式计算FFT时消耗的计算时间较大、执行效率低。

发明内容