[发明专利]三维半导体器件制造方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种三维半导体器件制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，例如采用位成本可缩减(BiCS)的NAND结构，通过将存储器单元三维地布置在衬底之上来提高集成密度、其中沟道层垂直竖立在衬底上，栅极分为下层的选择栅极、中层的控制栅极以及上层的选择栅极三部分，通过将栅极信号分布在三组栅电极中以减小信号之间的串扰。

上述器件的具体制造工艺一般包括，在硅衬底上沉积下层选择栅电极层，刻蚀下层选择栅电极层形成直达衬底的孔槽以沉积沟道层的下部分以及下层栅电极的引出接触，在上方沉积控制栅极层，刻蚀控制栅极层形成作为存储器单元区域的中间沟道区以及中层控制栅电极的引出接触，刻蚀形成控制栅极，按照字线、位线划分需要将整个器件分割为多个区域，在之上沉积上层选择栅极并刻蚀、沉积形成上部沟道以及上层引出接触，之后采用后续工艺完成器件的制造。在这种工艺过程中，最为关键的刻蚀步骤仅在于对于中间层存储器沟道区和引出接触的光刻，这直接决定了整个器件的集成度以及信号抗干扰能力。

在上述BiCS工艺过程中，为了便于对每一层刻蚀接触孔以引出信号，多层结构的沉积一般采用台阶式字线形成工艺，也即在多个叠层结构顶部先形成用于定义底部结构的最宽的光刻胶PR1，通过RIE刻蚀叠层结构形成底部最宽台阶之后，采用UV光照、激光照射、加热处理或者化学试剂处理等工艺使得光刻胶缩窄为用于定义次底层的次宽 光刻胶PR2，通过RIE刻蚀叠层结构形成次底层的次宽台阶，接着再次缩窄光刻胶使其成为PR3…重复循环此种工艺步骤，直至得到最终所需的多层台阶叠层结构。

然而，这种台阶式缩窄光刻胶再刻蚀的循环工艺随着介质层层数增加、也即多层层叠结构增厚而面临越来越大的挑战。一个因素在于栅极或栅极之间的绝缘层数目每增加一层，则相应地必需增加缩减光刻胶以及刻蚀台阶工艺步骤各一次，工艺步骤倍增使得耗费时间以及制造成本大大提升。而如果层数太多，光刻胶耗损严重、特别是在台阶边缘处发生断裂或失真，除了需要重新涂布新光刻胶而增加工艺时间之外，还可能引起中间层图形失真导致线条短路、断路。此外，对于每一层而言，栅极是共享的，因此除了一个必要的接触孔引出之外，其余的面积是浪费了，影响了存储器的集成密度。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种创新性的三维半导体器件及其制造方法。

为此，本发明一方面提供了一种三维半导体器件制造方法，包括步骤：a)在衬底上形成器件单元，所述器件单元包括沿垂直衬底表面方向多个第一材料层和多个第二材料层构成的堆叠结构；b)在所述器件单元周围形成接触引出区域，所述接触引出区域包括多个子分区，所述多个子分区的每一个暴露各自不同的一个第二材料层；c)在所述衬底上形成光刻胶，覆盖所述多个子分区，暴露所述一个第二材料层的一部分；d)以所述光刻胶为掩模，同时刻蚀所述多个子分区中暴露的所述一个第二材料层的一部分，直至暴露所述一个第二材料层下方的另一个第二材料层；e)缩减所述光刻胶的尺寸，以暴露所述另一个第二材料层的一部分；f)重复所述步骤d和步骤e，直至所有的第二材料层均暴露；g)形成接触引线，连接所述多个第二材料层的每一个。

其中，刻蚀所述多个第一和第二材料层以形成垂直的孔槽，在所述孔槽中形成沟道层。

其中，所述沟道层的材质包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H及其组合。

其中，所述沟道层的平行于衬底表面的截面形状包括选自矩形、 方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。

其中，在形成沟道层之前和/或之后，在所述孔槽的侧面形成栅极介质层的堆叠结构。

其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。