[发明专利]基于DSP芯片的FFT加速器

权利要求书

1.一种基于DSP芯片的FFT加速器，其特征在于，包括：

模式配置模块(1)，用于从DSP内核接收数据地址、运算规模N＝2^k及运算次数M的配置数据，输出至FFT运算控制模块(2)及数据访问控制模块(3)；

FFT运算控制模块(2)，用于判断运算规模N是否大于阈值N₁，若为否，控制FFT计算模块(4)进行N点一维FFT运算；若为是，控制FFT计算模块(4)进行N₁*N₂的二维FFT运算，其中N＝N₁*N₂，N₁为FFT计算模块(4)能够直接支持的最大FFT运算规模且N₁大于或等于N₂，输出控制信号至FFT计算模块(4)；

数据访问控制模块(3)，用于FFT计算模块(4)执行运算时，根据数据地址控制以DMA方式从存储器中读取出运算数据至FFT计算模块(4)，并将FFT计算模块(4)输出的运算结果存储回存储器中；

FFT计算模块(4)，用于根据FFT运算控制模块(2)输出的控制信号并行执行FFT运算；进行一维FFT运算时，并行执行N点的一维FFT运算；进行二维FFT运算时，并行执行N₂次N₁点的列方向一维FFT计算，对计算结果进行旋转因子补偿，再并行执行N₁次N₂点的行方向一维FFT计算，完成N点的FFT运算。

2.根据权利要求1所述的基于DSP芯片的FFT加速器，其特征在于：还包括分别与数据访问控制模块(3)、FFT计算模块(4)的输出端连接的数据格式转换模块(5)，所述数据格式转换模块(5)用于当数据访问控制模块(3)读取的运算数据为定点格式时将运算数据转换为浮点格式，输出至FFT计算模块(4)，并将FFT计算模块(4)输出的运算结果转换为对应的定点格式后输出回数据访问控制模块(3)。

3.根据权利1或2所述的基于DSP芯片的FFT加速器，其特征在于：所述FFT计算模块(4)包括两个并行的FFT执行子模块以及分别与两个FFT执行子模块连接的CORDIC补偿旋转因子计算子模块(43)；两个所述FFT执行子模块并行执行两组数据的FFT计算，其中每一组数据为规模小于或等于N₁点的数据，所述CORDIC补偿旋转因子计算子模块(43)根据数据地址及运算规模N采用CORDIC算法计算补偿旋转因子，分别输出至两个所述FFT执行子模块。

4.根据权利3所述的基于DSP芯片的FFT加速器，其特征在于：每个所述FFT执行子模块包括FFT计算控制单元(411)、数据存储单元(412)、并行蝶形运算单元(413)以及旋转因子存储单元(414)；所述FFT计算控制单元(411)接收FFT运算控制模块(2)输出的控制信号，控制并行蝶形运算单元(413)及CORDIC补偿旋转因子计算子模块(43)的启动；所述数据存储单元(412)存储并行蝶形运算单元(413)待输入的运算数据以及待输出的运算结果；所述并行蝶形运算单元(413)并行执行一组数据的蝶形运算或补偿旋转因子计算，由所述旋转因子存储单元(414)存储蝶形运算时的旋转因子。

5.根据权利4所述的基于DSP芯片的FFT加速器，其特征在于：所述并行蝶形运算单元(413)包括两个并行的蝶形运算部件。

6.根据权利5所述的基于DSP芯片的FFT加速器，其特征在于：每个所述蝶形运算部件包括多个IEEE-754标准的单精度浮点乘法器、多个单精度浮点加/减法器。

7.根据权利6所述的基于DSP芯片的FFT加速器，其特征在于：所述单精度浮点乘法器为4个，所述单精度浮点加/减法器为6个。

8.根据权利4～7中任意一项所述的基于DSP芯片的FFT加速器，其特征在于：所述数据存储单元(412)包括两组数据存储器，对待输入的运算数据以及待输出的运算结果进行乒乓结构的缓存；每组所述数据存储器包括4个双端口的RAM。

9.根据权利5～7中任意一项所述的基于DSP芯片的FFT加速器，其特征在于：所述旋转因子存储单元(414)采用两个查找表，每个所述查找表具有N₁个选项；每个所述查找表对应连接一个所述蝶形运算部件。