[发明专利]基于双频多相位时钟的高分辨率数字脉宽调制器

说明书

技术领域

本发明涉及一种高分辨率数字脉宽调制器，特别是涉及一种基于双频多相位时钟的高分辨率数字脉宽调制器。

背景技术

在DC-DC变换器中，提高开关频率有利于开关稳压电源实现小型化与轻便化。对于数字DC-DC变换器，为了避免极限环现象的发生，要求数字脉宽调制器(DPWM:Digital Pulse Width Modulation)的分辨率高于ADC的分辨率。例如，对于开关频率高达数MHz的DC-DC变换器，其开关周期仅为数百纳秒，这对设计高分辨率DPWM提出了极大的挑战。

实现DPWM的常用方法包括计数器法和延迟线法。为了实现高分辨率的DPWM，如采用计数器法，则要求计数器的时钟频率高达数GHz，如采用延迟线法，则要求高精度的延迟单元和大规模的延迟线电路。另外，也可利用FPGA实现DPWM，常采用计数器与多相位时钟相结合的方法实现。

参照图4。文献“FPGA based Digital Control with High-Resolution Synchronous DPWM and High-Speed Embedded A/D Converter，IEEE Applied Power Electronics Conference and Exposition–APEC,pp:1360-1366,2009”公开了一种基于FPGA实现的混合型DPWM结构。该DPWM利用FPGA内部的时钟管理模块产生具有相同频率的8相位时钟，从而以较低的计数器时钟频率实现较高分辨率的DPWM。该混合型DPWM利用计数器(N-bits Counter)对脉宽进行粗调后，再利用8相位时钟进行细调，从而避免使用高频计数时钟。但该方法存在以下缺点：随着数字DC-DC变换器开关频率的进一步提高，仍然要求很高的计数器时钟频率，另外FPGA内部直接产生的多相位时钟个数相对较少，无法满足高频数字DC-DC变换器中DPWM所要求的高精度时间分辨率。

发明内容

为了克服现有高分辨率数字脉宽调制器分辨率低的不足，本发明提供一种基于双频多相位时钟的高分辨率数字脉宽调制器。该调制器包括数据处理单元Data_pro、多相位时钟阵列Clk11array、多相位时钟阵列Clk22array、计数单元Cnt1、计数单元Cnt2、数值相等判定单元Eqd1、数值相等判定单元Eqd2、与门逻辑单元and1、与门逻辑单元and2和RS触发器RS trigger。本发明利用两个频率不同但相近的时钟信号，通过对这两个时钟信号分别进行相移、倍频和逻辑与处理，得到两个不同频率的多相位时钟阵列。然后根据输入数字信号，选择相应相位的计数时钟进行逻辑操作，产生RS触发器的置位SET和复位RESET控制信号，最终得到相应占空比的输出脉冲宽度调制信号，可以提高数字脉宽调制器的分辨率。

本发明解决其技术问题所采用的技术方案是：一种基于双频多相位时钟的高分辨率数字脉宽调制器，其特点是：包括数据处理单元Data_pro、多相位时钟阵列Clk11array、多相位时钟阵列Clk22array、计数单元Cnt1、计数单元Cnt2、数值相等判定单元Eqd1、数值相等判定单元Eqd2、与门逻辑单元and1、与门逻辑单元and2和RS触发器RS trigger。

输入数字信号data_in[P0:0]经数据处理单元Data_pro处理后，得到控制RS触发器输入端R的数据data_inR[P1:0]和输入端S的数据data_inS[P2:0]，输入数字信号data_in[P0:0]、数据data_inR[P1:0]和数据data_inS[P2:0均为十进制正整数。

数据data_inR[P1:0]分为高权位数据data_inRH[P1:Q]和低权位数据data_inRL[Q-1:0]；数据data_inS[P2:0]分为高权位数据data_inSH[P2:Q]和低权位数据data_inSL[Q-1:0]。