[发明专利]一种高压PMOS晶体管及其制备方法在审
申请号: | 201410179185.7 | 申请日: | 2014-04-29 |
公开(公告)号: | CN103956384A | 公开(公告)日: | 2014-07-30 |
发明(设计)人: | 王钊 | 申请(专利权)人: | 无锡中星微电子有限公司 |
主分类号: | H01L29/78 | 分类号: | H01L29/78;H01L29/06;H01L21/336 |
代理公司: | 南京经纬专利商标代理有限公司 32200 | 代理人: | 邵骅 |
地址: | 214135 江苏省无锡市新*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 一种 高压 pmos 晶体管 及其 制备 方法 | ||
技术领域
本发明涉及半导体芯片制备技术领域,特别涉及一种高压PMOS晶体管及其制备方法。
背景技术
金属氧化物半导体场效应(MOS)晶体管可分为N沟道与P沟道两大类,P沟道硅MOS场效应晶体管在N型硅衬底上有两个P+区,分别叫做源极和漏极,两极之间不通导,源极上加有足够的正电压(栅极接地)时,栅极下的N型硅表面呈现P型反型层,成为连接源极和漏极的沟道。改变栅压可以改变沟道中的空穴密度,从而改变沟道的电阻,这种MOS场效应晶体管称为P沟道增强型场效应晶体管;如果N型硅衬底表面不加栅压就已存在P型反型层沟道,加上适当的偏压,可使沟道的电阻增大或减小,这样的MOS场效应晶体管称为P沟道耗尽型场效应晶体管。以上类型的晶体管统称为PMOS晶体管。
P沟道MOS晶体管的空穴迁移率低,因而在MOS晶体管的几何尺寸和工作电压绝对值相等的情况下,PMOS晶体管的跨导小于N沟道MOS晶体管。此外,P沟道MOS晶体管阈值电压的绝对值一般偏高,要求有较高的工作电压。PMOS和NMOS在结构上完全相像,所不同的是衬底和源漏的掺杂类型。简单地说,NMOS是在P型硅的衬底上,通过选择掺杂形成N型的掺杂区,作为NMOS的源漏区;PMOS是在N型硅的衬底上,通过选择掺杂形成P型的掺杂区,作为PMOS的源漏区。然而,对现在盛行的CMOS工艺来说,大多数是先在P型衬底上形成N型区域,再在N型区域中构建PMOS。两块源漏掺杂区之间的距离称为沟道长度L,而垂直于沟道长度的有效源漏区尺寸称为沟道宽度W。对于这种简单的结构,器件源漏是完全对称的,只有在应用中根据源漏电流的流向才能最后确认具体的源和漏。
PMOS的工作原理与NMOS相类似。因为PMOS是N型硅衬底,其中的多数载流子是电子,少数载流子是空穴,源漏区的掺杂类型是P型,所以,PMOS的工作条件是在栅上相对于源极施加负电压,亦即在PMOS的栅上施加的是负电荷电子,而在衬底感应的是可运动的正电荷空穴和带固定正电荷的耗尽层,不考虑二氧化硅中存在的电荷的影响,衬底中感应的正电荷数量就等于PMOS栅上的负电荷的数量。当达到强反型时,在相对于源端为负的漏源电压的作用下,源端的正电荷空穴经过导通的P型沟道到达漏端,形成从源到漏的源漏电流。同样地,VGS越负(绝对值越大),沟道的导通电阻越小,电流的数值越大。与NMOS一样,导通的PMOS的工作区域也分为非饱和区,临界饱和点和饱和区。当然,不论NMOS还是PMOS,当未形成反型沟道时,都处于截止区,其电压条件是:VGS<VTN (NMOS),VGS>VTP (PMOS),值得注意的是,PMOS的VGS和VTP都是负值。PMOS集成电路是一种适合在低速、低频领域内应用的器件。
图1示出了根据现有技术的高压PMOS晶体管的结构示意图。如图1所示,一种非对称的高压PMOS晶体管,非对称是指漏极与源极不对称。传统的低压MOS晶体管的漏极结构与源极结构是对称的。对高压器件来说,如果电路设计仅需要漏极耐受高压,则可以构建非对称的高压器件。仅漏极能耐受较高电压,漏极相对栅极能耐高压,且漏极相对源极和衬体端也都能耐受高压,本发明中提到的“衬体”是指MOS晶体管的本体(body)或体积(bulk)。本领域公知中文教科书中,常将“衬体”翻译为“衬底”,而晶圆的基底(英文为substrate)也被翻译为衬底。两者完全是两个事物,容易混淆,特在此对两者区别加以着重说明和强调。如图1所示,MOS管一般为四端器件,所述四端分别是:栅极、源极、漏极、衬体,而衬体(body或bulk)端为MOS晶体管除栅极、源极、漏极之外的部分整体作为一端,“衬体”取其为MOS管主体的意思。本发明中,将英文“substrate”仍称为“衬底”,将MOS管的第四端称为“衬体”。
如图1所示,现有技术中的高压PMOS晶体管结构所存在的缺点是,需要额外的光刻步骤产生漂移区层(PB层,英文“P-Base”),其掺杂浓度比P+区域较浅。PB层有两个作用:一是形成低掺杂浓度的漂移区,以便漏极相对源极和衬体耐受较高电压;二是PB使得靠近漏极P+侧的栅极氧化层变厚,以便承受较高的漏极相对栅极的电压。然而,一般芯片成本正比于光刻步骤。
因此,针对传统的高压PMOS晶体管结构及其制备方法,有必要提出一种全新的高压PMOS晶体管制备工艺,以便节省高压PMOS晶体管制备过程中的光刻步骤,从而降低芯片制备成本。
发明内容
本发明的目的旨在提供一种高压PMOS晶体管,能够节省高压PMOS晶体管制备过程中的光刻步骤,从而降低芯片制备成本。
为了解决上述技术问题,本发明提供一种高压PMOS晶体管,包括:
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