[发明专利]双端口SRAM

权利要求书

1.一种双端口SRAM，包括第一组地址端口、第二组地址端口、第一组数据端口、第二组数据端口、第一内部时钟产生电路、第一内部时钟接收端、第二内部时钟产生电路以及第二内部时钟接收端，其特征在于，还包括比较单元、控制单元和N个选择单元，N为所述第一组数据端口的端口数量；

所述比较单元适于在所述第一组地址端口的地址信号与所述第二组地址端口的地址信号相同时输出第一电平至所述N个选择单元和所述控制单元，否则输出第二电平至所述N个选择单元和所述控制单元；

所述控制单元适于在接收到所述第一电平时禁止所述第二内部时钟产生电路输出内部时钟信号至所述第二内部时钟接收端，在接收到所述第二电平时允许所述第二内部时钟产生电路输出内部时钟信号至所述第二内部时钟接收端；

第n个选择单元适于在接收到所述第一电平时选择所述第一组数据端口中第n个数据端口的数据输出，在接收到所述第二电平时选择所述第二组数据端口中第n个数据端口的数据输出，1≤n≤N。

2.如权利要求1所述的双端口SRAM，其特征在于，所述比较单元包括第一与门电路和M个同或门电路，M为所述第一组地址端口的端口数量；

第m个同或门电路的第一输入端连接所述第一组地址端口中第m个地址端口，第m个同或门电路的第二输入端连接所述第二组地址端口中第m个地址端口，第m个同或门电路的输出端连接所述第一与门电路的第m个输入端，所述第一与门电路的输出端作为所述比较单元的输出端，1≤m≤M。

3.如权利要求1或2所述的双端口SRAM，其特征在于，所述控制单元包括第一反相器和第二与门电路；

所述第一反相器的输入端适于接收所述第一电平或所述第二电平，所述第一反相器的输出端连接所述第二与门电路的第一输入端；

所述第二与门电路的第二输入端适于接收所述第二内部时钟产生电路输出的内部时钟信号，所述第二与门电路的输出端连接所述第二内部时钟接收端。

4.如权利要求3所述的双端口SRAM，其特征在于，所述第n个选择单元包括第二反相器、第一传输门和第二传输门；

所述第二反相器的输入端连接所述第一传输门的第一控制端和所述第二传输门的第二控制端并适于接收所述第一电平或所述第二电平，所述第二反相器的输出端连接所述第一传输门的第二控制端和所述第二传输门的第一控制端；

所述第一传输门的输入端连接所述第一组数据端口中第n个数据端口，所述第一传输门的输出端连接所述第二传输门的输出端并作为所述第n个选择单元的输出端；

所述第二传输门的输入端连接所述第二组数据端口中第n个数据端口。

5.如权利要求4所述的双端口SRAM，其特征在于，所述第一传输门包括第一PMOS管和第一NMOS管，所述第二传输门包括第二PMOS管和第二NMOS管；

所述第一PMOS管的栅极为所述第一传输门的第二控制端，所述第一PMOS管的源极连接所述第一NMOS管的漏极并作为所述第一传输门的输入端，所述第一PMOS管的漏极连接所述第一NMOS管的源极并作为所述第一传输门的输出端，所述第一NMOS管的栅极为所述第一传输门的第一控制端；

所述第二PMOS管的栅极为所述第二传输门的第二控制端，所述第二PMOS管的源极连接所述第二NMOS管的漏极并作为所述第二传输门的输入端，所述第二PMOS管的漏极连接所述第二NMOS管的源极并作为所述第二传输门的输出端，所述第二NMOS管的栅极为所述第二传输门的第一控制端。

6.如权利要求3所述的双端口SRAM，其特征在于，所述第n个选择单元包括第一开关和第二开关；

所述第一开关的控制端连接所述第二开关的控制端并适于接收所述第一电平或所述第二电平，所述第一开关的第一端连接所述第一组数据端口中第n个数据端口，所述第一开关的第二端连接所述第二开关的第二端并作为所述第n个选择单元的输出端；

所述第二开关的第一端连接所述第二组数据端口中第n个数据端口；

在所述第一开关的控制端接收到所述第一电平时，所述第一开关的第一端和所述第一开关的第二端导通，否则断开；

在所述第二开关的控制端接收到所述第二电平时，所述第二开关的第一端和所述第二开关的第二端导通，否则断开。