[发明专利]低功耗SRAM单元电路结构

说明书

技术领域

本发明涉及静态存储器领域，具体而言，涉及一种低功耗SRAM单元电路结构。

背景技术

CMOS集成电路工艺中的静态存储器（SRAM），一般由6个管子组成，这一结构面积较小，但由于这一单元在读写的时候都会受到干扰，从而对工作电压提出了较高的要求，已经成为集成电路SOC中降低工作电压，降低功耗的难点。

参照图1所示，最常见的SRAM存储单元由6个MOS构成，WL表示字线，BL/BLB表示位线。读的时候WL打开，存储端为“0”的位线将缓慢下拉，当BL和BLB的电压差到达一定的数值以后，灵敏放大器会将数据读出。这个存储单元会有一些干扰和竞争的问题。

现有技术对干扰问题进行了改进。参照图2所示，是一个类似消除读干扰的发明，它的问题是没有消除写的竞争。

现有的利用6个MOS组成的SRAM单元，写的时候，连接WL的Pass gate会和上拉的PMOS竞争，读的时候，WL打开，传输管会和下拉管形成分压，使“0”值升高，降低了静态噪声容限，这些都使传统6T SRAM的工作电压不能太低，是整个芯片工作电压降低的瓶颈，也是降低功耗的瓶颈。

发明内容

本发明的目的在于克服现有技术存在的以上问题，提供一种低功耗SRAM单元电路结构，。

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：

一种低功耗SRAM单元电路结构，包括由四个MOS管构成的锁存器，所述锁存器两侧为门控管，锁存器一端通过一写字线管连接电源，另一端通过一反信号管接地。

进一步的，所述写字线管为PMOS管，所述反信号管为NMOS管。

进一步的，还包括第一读取管、第二读取管，所述第二读取管接地，第二读取管栅极连接于所述一侧的门控管与锁存器之间。

进一步的，所述第一读取管、第二读取管为NMOS管。

本发明的有益效果是:

本发明在写的时候，利用WWL和WWLB把中间锁存器的电源完全关死，从而有效避免了写的竞争，当电压写入存储节点后，写字线变低，门控管关断，而电源和地的开关打开，锁存器将自发稳定在写入的状态。读的时候则利用单独的两个下拉读取管，使得读的时候对存储的数据完全没有影响。这样这一存储单元的工作电压能做到和普通逻辑电路（nand，nor，inverter）等完全一样的低电压。

本发明电路简单，控制容易。整个工作电压可以降低到和普通数字逻辑电路完全一样，从而大大减小工作功耗。对SRAM写电路的驱动能力要求降低，可以简化相关电路设计。对SRAM读电路的灵敏放大器（sense amplifier）要求降低，可以简化相关电路设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为现有技术的SRAM单元电路结构图一；

图2为现有技术的SRAM单元电路结构图二；

图3为本发明所述的低功耗SRAM单元电路结构图。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

参照图3所示，一种低功耗SRAM单元电路结构，包括由四个MOS管构成的锁存器1，所述锁存器1两侧为门控管2，锁存器1一端通过一写字线管5连接电源，字线管5的栅极接到写字线WWL上，锁存器1另一端通过一反信号管6接地，信号管6的栅极接到写字线WWL的反信号WWLB上。

还包括第一读取管3、第二读取管4，所述第二读取管4接地，第二读取管4栅极连接于所述一侧的门控管2与锁存器1之间所述第一读取管的栅极连接于读字线RWL上，第一读取管的漏极连接于读位线RBL上。

所述写字线管5为PMOS管，所述反信号管6为NMOS管。

所述第一读取管3、第二读取管4为NMOS管。