[发明专利]半导体结构的形成方法

说明书

一种半导体结构，包括：提供衬底；在所述衬底表面形成含碳介质层；在所述含碳介质层表面形成富碳保护层，且所述富碳保护层材料中碳原子浓度大于含碳介质层材料中碳原子浓度；在所述富碳保护层表面形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀富碳保护层以及含碳介质层形成开口，所述开口底部暴露出衬底表面；形成填充满所述开口的金属层。本发明避免了底切现象的产生，提高形成的金属层的质量，进而优化半导体结构的性能。

技术领域

本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。

背景技术

随着超大规模集成电路工艺技术的不断进步，半导体结构的特征尺寸不断缩小，芯片面积持续增大，半导体结构的延迟时间已经可以与器件门延迟时间相比较。人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。特别是由于金属布线线间电容的影响日益严重，造成器件性能大幅度下降，已经成为半导体工业进一步发展的关键制约因素。

半导体结构的金属互连线之间的寄生电容和互连电阻造成了信号的传输延迟。由于铜具有较低的电阻率，优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。同时降低金属互连线之间的寄生电容同样可以减小延迟，而寄生电容C正比于电路层绝缘介质的相对介电常数k，因此使用低k材料作为不同电路层的绝缘介质代替传统的SiO₂介质已成为满足高速芯片的发展的需要。

然而，采用低k材料作为半导体结构的介质层时，形成的半导体结构的性能仍然较差，半导体结构的良率有待提高。

发明内容

本发明解决的问题是如何避免在半导体结构中产生底切现象，提高形成的半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成含碳介质层；在所述含碳介质层表面形成富碳保护层，且所述富碳保护层材料中碳原子浓度大于含碳介质层材料中碳原子浓度；在所述富碳保护层表面形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀富碳保护层以及含碳介质层形成开口，所述开口底部暴露出衬底表面；形成填充满所述开口的金属层。

可选的，采用含碳气体束轰击所述含碳介质层表面，形成富碳保护层。

可选的，所述含碳气体束轰击含碳介质层表面的工艺为等离子处理。

可选的，所述等离子处理的工艺参数为：含碳气体流量为200sccm至2000sccm，载气流量为200sccm至2000sccm，腔室温度为300至400度，腔室压力为2至10托，射频功率为500至1500瓦。

可选的，所述含碳气体为CH₄、C₂H₂、C₂H₆、C₂H₄、C₃H₆或C₃H₈；所述载气为Ar或He。

可选的，所述含碳介质层的材料为低k介质材料或超低k介质材料。

可选的，形成与富碳保护层相接触的硬掩膜层的工艺的反应原材料包括氧成分。

可选的，所述硬掩膜层为单层结构，硬掩膜层的材料为氧化硅、含碳氧化硅或氮氧化硅。

可选的，所述硬掩膜层为第一硬掩膜层和第二硬掩膜层的叠层结构。

可选的，所述第一硬掩膜层的材料为氧化硅、含碳氧化硅或氮氧化硅；所述第二硬掩膜层的材料为TiN、TaN或WN。