[发明专利]地址检测电路、包括其的存储系统

说明书

一种地址检测电路包括：地址储存单元，适用于在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及地址判断单元，适用于基于储存在地址储存单元中的N个地址，判断当前输入至地址储存单元的地址在激活命令被激活M(1≤M≤N)次的每个时段中是否已被输入了至少临界次数。

相关申请的交叉引用

本申请要求2013年5月28日提交的第10-2013-0060475号韩国专利申请的优先权，其全部内容以引用方式并入本文中。

技术领域

本发明的示例性实施例涉及一种集成电路设计技术，并且更具体而言，涉及一种地址检测电路、一种存储系统和一种地址检测方法。

背景技术

随着存储器的集成度提高，诸如DRAM的存储器中包括的字线之间的间隔减小。随着字线之间的间隔减小，相邻的字线之间的耦合效应可能增大。

当数据输入至存储器单元以及从存储器单元输出数据时，字线在激活状态与去激活状态之间触发。这样，相邻的字线之间的耦合效应可能增大，并且与频繁激活的字线相邻的字线相连接的存储器单元的数据可能劣化。这种现象被称为字线干扰或字线打击(wordline hammer)。由于字线干扰，在要刷新的存储器单元的预期保持时间之前存储器储器单元的数据就可能劣化。

图1是描述字线干扰的、说明DRAM中包括的单元阵列的一部分的图。

在图1中，“WLL”对应于频繁激活的字线(即，具有大量激活次数的字线)，“WLL-1”和“WLL+1”对应于相邻字线，所述相邻字线相邻于频繁激活的字线WLL安置。此外，“CL”表示与频繁激活的字线WLL连接的存储器单元，“CL-1”表示与相邻字线WLL-1连接的存储器单元，“CL+1”表示与相邻字线WLL+1连接的存储器单元。存储器单元CL、CL-1和CL+1分别包括单元晶体管TL、TL-1和TL+1以及单元电容器CAPL、CAPL-1和CAPL+1。作为参考，“BL”和“BL+1”表示位线。

当字线WLL被激活或去激活时，相邻字线WLL-1和WLL+1的电压由于字线WLL、WLL-1和WLL+1之中发生的耦合效应而增加或减小。因此，影响了充入单元电容器CAPL-1和CAPL+1的电荷量，使得存储器单元“CL-1”和“CL+1”的数据可能劣化。

此外，随着字线在激活状态与去激活状态之间触发时产生的电磁波将电子引入至与相邻字线连接的存储器单元的单元电容器中或将电子从所述单元电容器放电，数据有可能劣化。

为了防止数据由于字线干扰而劣化，可能需要提供用于检测频繁激活的字线的方案和用于储存计数信息的方案。

发明内容

本发明的各种实施例针对一种地址检测电路，其可将输入的地址储存预定时段并且利用储存的地址来检测具有高输入频率的地址。

本发明的其它实施例针对一种地址检测电路，其可检测具有满足预定条件的输入频率或输入次数的地址。

另外，本发明的其它实施例针对一种存储系统，其可利用地址检测来防止数据由于字线干扰而劣化。

在根据本发明的一个实施例中，一种地址检测电路可包括：地址储存单元，适用于在激活命令被激活时接收地址，并且储存最近输入的N个地址；以及地址判断单元，适用于基于储存在地址储存单元中的N个地址，判断在激活命令被激活M(1≤M≤N)次的每个时段中当前输入至地址储存单元的地址是否已被输入了至少临界次数。