[发明专利]地址检测电路及包括其的存储器

说明书

一种地址检测电路包括：第一至第N地址储存单元，其适用于储存地址；第一至第N计算单元，每个计算单元适用于在将地址储存在地址储存单元当中的对应地址储存单元中或输入有储存在对应地址储存单元中的地址时执行计数操作；控制单元，其适用于将输入地址顺序地储存在地址储存单元中，且在地址储存单元每个都储存地址时将输入地址储存在地址储存单元当中的选定地址储存单元中；以及检测单元，其适用于基于计算单元的输出而检测储存在地址储存单元中的地址当中被输入了参考数目的次数或更多次的地址。

相关申请的交叉引用

本申请要求2013年9月25日提交的韩国专利申请第10-2013-0113882号的优先权，其全部内容以全文引用的方式并入本文中。

技术领域

本发明的示例性实施例涉及半导体设计技术，更具体而言，涉及一种地址检测电路、一种存储器及一种存储系统。

背景技术

随着存储器的集成度增加，存储器(诸如动态随机存取存储器“DRAM”)中包括的字线之间的空间减小。由于字线之间的减小空间，相邻的字线之间的耦合效应增加。因此，当存储器的特定字线在刷新操作之间被激活了过多次或频繁地被激活时，与相邻于该特定字线的字线连接的存储器单元的数据可能劣化。此现象称为字线干扰或行打击(rowhammer)。由于字线干扰，即使在待刷新的存储器单元的保持时间之内，存储器储器单元的数据也可能劣化。

图1是说明存储器中包括的单元阵列的一部分的图，以用于描述字线干扰。

在图1中，BL及BL+1表示位线，WLK-1、WLK及WLK+1表示顺序地安置于单元阵列内的三个字线。在字线WLK-1、WLK及WLK+1当中，具有“HIGH_ACT”的WLK对应于频繁激活字线、高激活字线或具有大的激活数目的字线(即以高频率被激活)，且WLK-1及WLK+1对应于与频繁激活字线WLK相邻安置的相邻字线。此外，CELL_K-1、CELL_K及CELL_K+1分别表示连接至字线WLK-1、WLK及WLK+1的存储器单元。存储器单元CELL_K-1、CELL_K及CELL_K+1分别包括单元晶体管TR_K-1、TR_K及TR_K+1以及单元电容器CAP_K-1、CAP_K及CAP_K+1。

当激活或预充电(即，去激活)频繁激活字线WLK时，相邻字线WLK-1及WLK+1的电压由于频繁激活字线WLK与相邻字线WLK-1及WLK+1之间所产生的耦合效应而增加或减小。因此，充入单元电容器CAP_K-1及CAP_K+1中的电荷量受到影响，使得储存在存储器单元CELL_K-1及CELL_K+1中的数据可能劣化。

此外，当字线在激活状态与预充电状态之间切换时产生的电磁波将电子引入至与相邻字线相连的存储器单元所包括的单元电容器中或使电子从所述单元电容器放电，由此使存储器单元的数据劣化。

发明内容

本发明的各种实施例针对一种地址检测电路及一种存储器以及一种存储系统，所述地址检测电路可通过将储存用以检测频繁激活字线的地址的数目最小化而减小电路面积。

本发明的其它实施例针对一种地址检测电路及一种存储器以及一种存储系统，所述地址检测电路可刷新与频繁激活字线相邻安置的相邻字线，由此防止由于字线干扰所致的数据劣化。

在本发明的实施例中，一种地址检测电路可包括：第一至第N地址储存单元，其适用于储存地址；第一至第N计算单元，每个计算单元适用于在将地址储存在地址储存单元当中的对应地址储存单元中或输入有储存在对应地址储存单元中的地址时执行计数操作；控制单元，其适用于将输入地址顺序地储存在地址储存单元中，且在所有的地址储存单元每个都储存地址时将输入地址储存在地址储存单元当中的选定地址储存单元中；及检测单元，其适用于基于计算单元的输出而检测储存在地址储存单元中的地址当中的被输入了参考数目的次数或更多次的地址。