[发明专利]一种声纳信号处理机内控制型通信系统

权利要求书

1.一种声纳信号处理机内控制型通信系统，其特征在于，包括一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块；其中，所述千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点，所述时钟分配模块还与千兆以太网交换模块连接；所述电源管理模块为其他模块提供电能；

所述主控节点用于实现数据在不同协议间的转换，产生时钟同步自检信号，以及对内控制型通信系统内的其他模块进行配置；

所述千兆以太网交换模块用于实现以太网数据的转发；

所述电源管理模块用于实现对电源的管理；

所述时钟分配模块用于分配内控制型通信系统内各个模块所需的时钟；

所述时钟同步自检产生模块用于生成供水下采集设备使用的时钟同步自检信号；

所述PCI桥接模块用于实现数据在PCI协议与Local总线间的转换；

所述FPGA逻辑加载和调试模块用于主控节点中的FPGA芯片的配置以及加载相应的逻辑；

所述千兆以太网交换模块采用一片8端口全千兆交换机芯片BCM5389和两片4端口千兆PHY芯片88E1145实现；其中，所述4端口千兆PHY芯片88E1145连接到所述8端口全千兆交换机芯片BCM5389，所述的8端口全千兆交换机芯片BCM5389还连接到主控节点中的XC5VLX50T-1FF1136芯片。

2.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述主控节点包括FPGA芯片与存储器，所述FPGA芯片采用一片Xilinx公司的Virtex-5系列FPGA中的XC5VLX50T-1FF1136，所述存储器采用两片1Gb DDR2SDRAM MT47H64M16HR；其中，XC5VLX50T-1FF1136分别与两片1Gb DDR2SDRAM MT47H64M16HR连接，所述XC5VLX50T-1FF1136从所述1Gb DDR2SDRAM MT47H64M16HR内读取数据或存储数据。

3.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述时钟分配模块采用1片125MHz差分晶振、1片25MHz晶振、一片66MHz晶振和2片时钟缓冲器ICS551实现；其中，所述125MHz差分晶振提供第一路时钟信号，该路时钟信号提供给主控节点中的FPGA芯片内的MGT单元；所述25MHz晶振连接到一片时钟缓冲器ICS551，形成第二路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片内的PLL单元、8端口全千兆交换机芯片BCM5389、4端口千兆PHY芯片88E1145在内的部件；所述66MHz晶振连接到一片时钟缓冲器ICS551，形成第三路时钟信号，该路时钟信号分配给包括主控节点中的FPGA芯片内的PCILCLK单元、PCI桥接芯片在内的部件。

4.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述时钟同步自检产生模块采用5片数字隔离芯片ISO7240MDW、4片RS485收发器芯片MAX3030EE、DDS芯片AD9833实现；其中，通过2片数字隔离芯片ISO7240MDW与2片RS485收发器实现总共8路时钟信号的输出；通过2片数字隔离芯片ISO7240MDW与2片RS485收发器实现总共8路同步信号输出；每一个RS485收发器能发送4路信号；通过1片数字隔离芯片ISO7240MDW与DDS芯片AD9833形成自检信号输出。

5.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述PCI桥接模块采用PCI桥接芯片PLX9056实现。

6.根据权利要求1所述的声纳信号处理机内控制型通信系统，其特征在于，所述FPGA逻辑加载和调试模块采用1片FLASH芯片M25P16和1个JTAG接插件实现。