[发明专利]半导体器件及其制作方法

说明书

技术领域

本申请涉及半导体集成电路制作技术领域，具体而言，涉及一种半导体器件及其制作方法。

背景技术

在半导体器件微型化、高密度化、高速化、高可靠化和系统集成化等需求的推动下，半导体器件的最小特征关键尺寸一直在不断缩小，导致各种实际的限制和技术挑战开始出现。其中，由于多晶硅栅极/SiO₂栅极介质厚度逐减小引起的栅极的漏电流增大，成为半导体器件缩小的过程中的最大挑战之一。为此，现有技术已经采用金属栅/High-K栅极介质替代传统的多晶硅栅极/SiO₂栅极介质。

目前，通常采用后栅工艺制作金属栅/High-K栅极介质。如图1至图4所示，在制作包含金属栅/高介电常数(High-K)栅极介质的半导体器件的方法包括以下步骤：首先，在衬底10′上依次形成栅介质层61′、伪栅21′和硬掩膜层30′，进而形成如图1所示的基体结构；然后，在栅介质层61′、伪栅21′和硬掩膜层30′的侧壁上形成依次偏移间隙壁40′和侧壁层50′，进而形成如图2所示的基体结构；接下来，在伪栅21′两侧的衬底中形成源漏极，并去除侧壁层50′和硬掩膜层30′，进而形成如图3所示的基体结构；最后，去除伪栅21′形成沟槽，并在沟槽中形成金属栅极23′，进而形成如图4所示的基体结构。

在上述制作方法中，去除侧壁层的目的是增大相邻伪栅之间的距离，以提高随后沉积的介电层的填充能力。然而去除侧壁层的步骤会对伪栅的顶端肩部造成损坏，进而在去除伪栅时产生残留物，或使得形成沟槽的形状发生改变(如形成图4所示的倒梯形的沟槽)。在凹槽中填充形成栅极的步骤中，倒梯形的沟槽中会产生空洞(如图4中的a所示)等缺陷，进而降低半导体器件的性能。目前，技术人员尝试通过在伪栅和侧壁层之间形成具有较低刻蚀速率的偏移间隙壁，以减少去除侧壁层的过程对伪栅的顶端肩部造成的损坏。然而，具有较低刻蚀速率的偏移间隙壁的形成温度普遍较高，使得在高温条件下High-K栅介质层会发生重结晶，从而降低High-K栅极介质的质量及性能，进而降低半导体器件的性能。

发明内容

本申请旨在提供一种半导体器件及其制作方法，以提高半导体器件的性能。

本申请提供了一种半导体器件，包括衬底，沿远离衬底的方向上依次设置于衬底的表面的栅介质层和栅极，以及设置于栅极和栅介质层的侧壁上的偏移间隙壁，其中偏移间隙壁包括：第一偏移间隙壁，设置在栅极和栅介质层的侧壁上；第二偏移间隙壁，设置在第一偏移间隙壁远离栅极的一侧，第二偏移间隙壁的刻蚀速率小于第一偏移间隙壁的刻蚀速率。

进一步地，上述半导体器件中，第二偏移间隙壁的刻蚀速率为第一偏移间隙壁的刻蚀速率的1/10～1/2。

进一步地，上述半导体器件中，第一偏移间隙壁为SiN；第二偏移间隙壁为SiCN。

进一步地，上述半导体器件中，SiCN中C的掺杂量为1E+16～1E+19atoms/cm³。

进一步地，上述半导体器件中，第二偏移间隙壁和第一偏移间隙壁的厚度之比为0.2～2：1。

进一步地，上述半导体器件中，栅介质层为High-K材料，优选为HfO₂、HfON和HfSiON中任一种或多种。

进一步地，上述半导体器件中，在栅介质层和栅极之间设置有粘附层，粘附层优选为TiN层。

本申请还提供了一种半导体器件的制作方法，包括：提供衬底；在衬底的表面沿远离衬底的方向依次形成栅介质层和伪栅；在伪栅和栅介质层的侧壁上依次形成偏移间隙壁和侧壁层；去除侧壁层；去除伪栅形成凹槽，以及在凹槽中形成栅极；其中形成偏移间隙壁的步骤包括：在伪栅和栅介质层的侧壁上形成第一偏移间隙壁；在第一偏移间隙壁上形成刻蚀速率小于第一偏移间隙壁的第二偏移间隙壁。

进一步地，在上述半导体器件的制作方法中，形成的第二偏移间隙壁步骤中，形成刻蚀速率为第一偏移间隙壁的刻蚀速率1/～1/2的第二偏移间隙壁。

进一步地，在上述半导体器件的制作方法中，第一偏移间隙壁的形成温度为550～600℃，第二偏移间隙壁的形成温度为600～800℃。

进一步地，在上述半导体器件的制作方法中，第一偏移间隙壁为SiN，第二偏移间隙壁为C的掺杂量为1E+16～1E+19atoms/cm³的SiCN。

进一步地，在上述半导体器件的制作方法中，形成的第二偏移间隙壁步骤中，形成厚度为第一偏移间隙壁厚度0.2～2倍的第二偏移间隙壁。