[发明专利]GPDSP中SIMD结构浮点除法的实现方法及装置

说明书

技术领域

本发明涉及GPDSP中除法运算技术领域，尤其涉及一种GPDSP中SIMD结构浮点除法的实现方法及装置。

背景技术

在科学计算、语音通信、图形加速、数字信号处理等领域中，都需要用到大量的单精度浮点除法或者双精度浮点除法运算，因此浮点除法的性能将成为处理器整体性能的瓶颈。SPEC92中浮点除法指令大约占总指令数的3％，但是除法的计算开销却占总时间开销的40％，因此设计一种执行效率高的浮点除法对处理器性能的提高具有重要意义。

目前，除法硬件实现算法主要分为两种类型：函数迭代算法和数字迭代算法。

函数迭代算法包括Newton-Raphson和Goldschmidt算法，这类算法具有收敛速度快的特点，通常与查表法相结合来降低迭代次数。函数迭代算法中每次迭代需要执行多次乘法操作，所需的面积较大，例如IBM RS/6000 POWER2使用8位查找表的Newton-Raphson算法，Sun SuperSPARC使用8位查找表的Goldschmidt算法。中国专利申请CN1979411A公开了一种高速除法器的实现方法与装置，该方案中除法器首先利用查找表求除数倒数，再与被除数相乘得到商值，虽然运算速度比较快，可以大大减少了除法运算的时钟周期，但运算精度受限且硬件开销比较大。

数字迭代方法是除法实现中最广泛的一类算法，是以简单的加减法和移位操作为基础，通过每次迭代获得固定位数的商。在处理器中，使用最多的数字迭代算法是SRT(Sweeney,Robertson and Tocher)算法，该算法由Sweeney、Robertson以及Tocher三人同时独立提出，具备不恢复算法的优点，且每次迭代计算可产生log₂r(r为迭代基)位结果，极大的减少了迭代计算的次数。目前，Intel Pentium CPUs、ARM处理器和IBM FPUs都是使用SRT-4算法实现浮点除法，Intel Core2处理器则实现了SRT-16除法。中国专利申请CN1287037A公开一种高基除法器及方法，该方案中除法器一次得到k位商，可以实现基2、基4甚至更高基数的除法器，虽然该方案中基数小、结构简单，但除法运算所需的周期长。

SRT算法进行除法迭代计算公式如下所示：

P[j+1]＝r·P[j]-d·q_j+1(1)

q_j+1＝SEL(P[j],d)；(2)

其中P[j+1]为第j+1次循环得到的部分余数，r为SRT算法的基，d为除数，q_j+1为第j+1次循环得到的商，SEL表示商选择函数，商选择函数部件位于算法设计的关键路径上，该部分实现会影响到整个设计的时间延迟。

基为8的SRT算法(SRT-8)的双精度除法工作原理如图1所示，源数据d_in为除数d,源数据P_in为被除数，具体步骤为：

[1]部分余数P[j]经过移位器左移3位后生成8*P[j]；

[2]然后以8*P[j]和d为输入，经商选择逻辑查表得到该次循环的商q_j+1；

[3]通过得到的商q_j+1选择乘积值F＝-q_j+1*d；

[4]最后通过加法器运算得到下一次循环的部分余数P[j+1]。

构建高基虽然可以降低迭代次数，但是增大基数的同时也会增加设计的硬件复杂度、以及增加除法部件的延迟和面积。在处理器中长周期指令由于执行栈太长，会对中断处理产生较大的影响，中断过程由于需要保存执行现场、需要暂存正在执行的指令情况，且需要存储的指令数与最长指令周期成正比。在GPDSP(General-Purpose Digital Signal Processor，通用数字信号处理器)中，常用的浮点加减、乘法等指令的执行周期一般不超过七拍，而仅只有浮点除法指令的执行周期为数十拍，例如基16的双精度的浮点除法需要14次迭代周期，这增大了中断处理逻辑的硬件复杂度，使得高基SRT除法器不适合在GPDSP中实现。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种实现方法简单、能够实现双精度以及SIMD结构浮点数据的除法、执行周期短、延时少、除法执行效率高的GPDSP中SIMD结构浮点除法的实现方法及装置。

为解决上述技术问题，本发明提出的技术方案为：