[发明专利]SRAM存储单元及存储阵列

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种SRAM存储单元及存储阵列。

背景技术

静态随机存储器(Static Random Access Memory,以下简称SRAM)具有高速度、低功耗与标准工艺相兼容的优点，其广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

最常见的SRAM存储单元为6T单元，如图1所示，所述SRAM存储单元包括：第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一NMOS晶体管MPD0、第二NMOS晶体管MPD1、第三NMOS晶体管MPG0以及第四NMOS晶体管MPG1。

所述第一PMOS晶体管ML0、第二PMOS晶体管ML1、第一NMOS晶体管MPD0及第二NMOS晶体管MPD1构成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管ML0及第二PMOS晶体管ML1为上拉晶体管，第一NMOS晶体管MPD0及第二NMOS晶体管MPD1为下拉晶体管。第三NMOS晶体管MPG0以及第四NMOS晶体管MPG1为传输晶体管。

继续参考图1，第一PMOS晶体管ML0的栅极、第一NMOS晶体管MPD0的栅极、第二PMOS晶体管ML1的漏极、第二NMOS晶体管MPD1的漏极及第四NMOS晶体管MPG1源极连接以形成第一存储节点N1，第二PMOS晶体管ML1的栅极、第二NMOS晶体管MPD1的栅极、第一PMOS晶体管ML0的漏极、第一NMOS晶体管MPD0的漏极及第三NMOS晶体管MPG0源极连接以形成第二存储节点N0。

第三NMOS晶体管MPG0及第四NMOS晶体管MPG1的栅极连接字线WL；第四NMOS晶体管MPG1的漏极与第一位线BL相连，第三NMOS晶体管MPG0的漏极与第二位线BLB相连。第一位线BL与第二位线BLB为互补位线。

继续参考图1，第一PMOS晶体管ML0的源极及第二PMOS晶体管ML1的源极连接电源电压VDD，第一NMOS晶体管MPD0的源极及第二NMOS晶体管MPD1的源极连接对地电压VSS。

当存储节点N1电压为高(电源电压VDD)而存储节点N0电压为低(对地电压VSS)，可将上述存储单元中存储的值称为逻辑1；反之则可为逻辑0。

上述SRAM存储单元的工作原理为：

读操作时：

对字线WL施加高电平(一般等于电源电压VDD)，此时，第三NMOS晶体管MPG0及第四NMOS晶体管MPG1导通；

对第一位线BL和第二位线BLB施加高电平，由于第一存储节点N1及第二存储节点N0中其中一个为低电平，电流从第一位线BL或第二位线BLB流向低电平的那个存储节点，此时，第一位线BL或第二位线BLB的电位会降低，电位降低的那条位线会与未产生电位变化的位线产生电压差，当该电压差达到一定值后，可以使用存储单元外围电路中的灵敏放大器(图1中未示出)，对电压进行放大，以输出信号，从该信号中读出数据。

写操作时：

对字线WL施加高电平，此时，第三NMOS晶体管MPG0及第四NMOS晶体管MPG1导通；

对第一位线BL和第二位线BLB一个施加高电平、另一个施加低电平，由于第一存储节点N1及第二存储节点N0中其中一个为低电平、另一个为高电平，因此，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的那一个存储节点流向低电平的那一条位线，从而使高电平的那一个存储节点电位下降，而低电平的那一个存储节点的电位提高，使SRAM存储单元存储了新的数据。

在SRAM存储单元存储逻辑值时，第三NMOS晶体管MPG0及第四NMOS晶体管MPG1处于关闭状态，存储节点N1及N0处于相互耦合的状态，即存储节点N1保持低电压时会使得存储节点N0转为高电压,相应地，存储节点N0保持高电压又使得N1转为低电压。

当存储芯片工作于高辐射的环境当中时(如宇宙空间)，由于高能带电粒子对存储器的轰击，存储芯片内部的SRAM存储单元的存储状态易发生反转：

例如，设如图1所示SRAM存储单元的逻辑状态为：存储节点N1为高电平，存储节点N2为低电平。那么，当带电粒子轰击存储节点N1时，有可能使存储节点N1的节点电压瞬间改变，如由高电平转为低电平。

存储节点N1电平值的改变进而引起N0的电平变化，如存储节点N0的电平变化为由低电平转为高电平，存储节点N0的电平变化又会进一步反馈到存储节点N1，使存储节点N1的电平值再次变化，直至引起SRAM单元存储的逻辑状态的改变。