[发明专利]延迟线电路及半导体集成电路

权利要求书

1.一种延迟线电路，包括：

精调延迟单元，该精调延迟单元的输入端耦接至该延迟线电路的输入端，该精调延迟单元的输出端通过开关耦接至该延迟线电路的输出端；以及

多个粗调延迟单元，串联连接至该精调延迟单元的输出端，每个该粗调延迟单元通过多个第一开关中的一个对应开关耦接至该延迟线电路的输出端；

其中该精调延迟单元包括二个精调延迟电路，每个该精调延迟电路包括：

第一P型金属氧化物半导体晶体管即第一PMOS晶体管；

第一N型金属氧化物半导体晶体管即第一NMOS晶体管，其漏极耦接至该第一PMOS晶体管的漏极，其栅极耦接至该第一PMOS晶体管的栅极；

多个第二PMOS晶体管，并联耦接于电源电压以及该第一PMOS晶体管的源极之间，所述第二PMOS晶体管的栅极特征的宽度相等；

至少一个第三PMOS晶体管，耦接于该电源电压以及该第一PMOS晶体管的源极之间，该至少一个第三PMOS晶体管的栅极特征的宽度小于所述第二PMOS晶体管的栅极特征的宽度；

多个第二NMOS晶体管，并联耦接于接地电压以及该第一NMOS晶体管的源极之间，所述第二NMOS晶体管的栅极特征的宽度相等；以及

至少一个第三NMOS晶体管，耦接于该接地电压以及该第一NMOS晶体管的源极之间，该至少一个第三NMOS晶体管的栅极特征的宽度小于所述第二NMOS晶体管的栅极特征的宽度。

2.根据权利要求1所述的延迟线电路，其中每一粗调延迟单元的延时为该精调延迟单元的延时步长的正整数倍。

3.根据权利要求2所述的延迟线电路，其中每一粗调延迟单元包括二个粗调延迟电路，所述粗调延迟单元其中至少一个粗调延迟单元的每一粗调延迟电路包括：

第四PMOS晶体管；

第四NMOS晶体管，其漏极耦接至该第四PMOS晶体管的漏极，其栅极耦接至该第四PMOS晶体管的栅极；

第五PMOS晶体管，耦接于该电源电压以及该第四PMOS晶体管的源极之间；

至少一个第六PMOS晶体管，耦接于该电源电压以及该第四PMOS晶体管的源极之间，该至少一个第六PMOS晶体管的栅极特征的宽度小于该第五PMOS晶体管的栅极特征的宽度；

第五NMOS晶体管，耦接于该接地电压以及该第四NMOS晶体管的源极之间；以及

至少一个第六NMOS晶体管，耦接于该接地电压以及该第四NMOS晶体管的源极之间，该至少一个第六NMOS晶体管的栅极特征的宽度小于该第五NMOS晶体管的栅极特征的宽度。

4.根据权利要求3所述的延迟线电路，其中该第五PMOS晶体管以及该至少一个第六PMOS晶体管的栅极耦接至该接地电压，且该第五NMOS晶体管以及该至少一个第六NMOS晶体管的栅极耦接至该电源电压。

5.根据权利要求1所述的延迟线电路，其中该延迟线电路的布局为正方形。

6.根据权利要求1所述的延迟线电路，其中所述第二PMOS晶体管中的一个第二PMOS晶体管的栅极耦接至该接地电压，所述第二PMOS晶体管中该第二PMOS晶体管以外的每一第二PMOS晶体管的栅极耦接至控制器，该至少一个第三PMOS晶体管的栅极耦接至该控制器，所述第二NMOS晶体管中的一个第二NMOS晶体管的栅极耦接至该电源电压，所述第二NMOS晶体管中该第二NMOS晶体管以外的每一第二NMOS晶体管的栅极耦接至该控制器，且该至少一个第三NMOS晶体管的栅极耦接至该控制器。

7.一种半导体集成电路，包括：

多个核心晶体管，所述核心晶体管的栅极特征互相平行；以及

电路模块，集成了上述权利要求1至6中任一项所述的延迟线电路，包括多个半导体装置，所述半导体装置为延相同方向配置并使该电路模块的布局为正方形。