[发明专利]一种三维集成电路片上网络路由方法及其系统

说明书

技术领域

本发明涉及集成电路的设计领域，特别是涉及一种公平转向模型指导的三维集成电路片上网络路由方法。

背景技术

三维集成技术是一种将芯片不同的器件层堆叠起来，垂直集成在一起的一种封装技术。该封装技术在期刊名称为：“proceedings of the IEEE,Volume:89,Issue:5,2001,pp.602-633.”，文献名称为：“3-D ICs:a novel chip design for improving deep-submicrometer interconnect performance and systems-on-chip integration,”，作者为：Banerjee K.等人的文献中公开了这种技术可以缩短芯片内物理连线长度，达到降低系统时延和功耗的作用。图1是一个简单的4*2*3三维芯片片上网络的示意图，拓扑结构是三维Mesh结构。图中有3个不同器件层，24个处理单元(Processing Element，PE)分别连接各自不同的节点，节点之间通过水平或者垂直方式互连。三维芯片器件层之间的连接技术有多种：硅穿孔(Through-Silicon Vias，TSV)、微凸块(Micro-bump)和无线技术(电容耦合或感应耦合)等。在会议名称为：“proceedings of Asia and South Pacific Design Automation Conference(ASP-DAC),Yokohama,2013,pp.23-28”，文献名称为：“A case for wireless3D NoCs for CMPs,”，作者为：Matsutani H.等人的文献中公开了上述技术。

通信死锁问题是片上网络的常见问题，会导致数据包由于无法获取需要的资源，从而不能到达目的PE，完成具体的通信任务。通常，为了避免片上网络的通信死锁，通常有四种方法：第一种是设计转向模型指导路由，避免通信回路形成，第二种是引入虚通道(Virtual Channel，VC)技术来避免死锁的发生，第三种是采用流量控制机制，第四种就是采取死锁补救措施，即通信死锁发生后设计对应的机制进行补救。在会议名称为：“proceedings of Design,Automation&Test in Europe Conference&Exhibition(DATE),Dresden,2010,pp.1625-1628.”，文献名称为：“A method to remove deadlocks in Networks-on-Chips with Wormhole flow control”，作者为：Seiculescu C.等人的文献中公开了上述VC技术。

需要注意的是：本发明是一种面向三维集成电路片上网络的无通信死锁路由机制，因此主要关注现有防死锁机制的方法中与路由方法相关的机制。由于VC的引入会导致较大的存储面积开销和较复杂的控制逻辑，因此对于开销敏感的集成电路芯片而言并不是大范围采用的技术。流量控制机制不同于路由机制，不属于本发明需要讨论的范畴。死锁补救措施分为多种，其中包括采取路由方法解决网络死锁的方法，但该方法是需要先检测到网络的死锁状况再采取相应对策，无法保证芯片的性能。因此，低开销的转向模型是通常采用的防死锁设计方式。在网络中限制数据包的某些路由转向，避免通信回路的形成，从而避免网络死锁的发生。这一方法在传统的二维集成电路片上网路中是一种主流的低开销防死锁路由机制。在三维场景下，转向模型也是防止死锁发生的重要举措。

针对三维芯片片上网络的转向模型指导的路由方法，国内外的研究成果较少。现有的研究成果主要存在以下问题：第一，对每个方向的数据包转向限制不公平。大部分的已有方法采用的转向模型在每个平面的转向限制是单一不变的，对于平面内的每一个节点都需要遵守，因此无法保证公平因素；第二，某些片上网络路由机制采用了多个转向模型，这样做可以提高三维场景的各个方向上的转向公平性，但由于不同的转向模型需要VC支撑去避免通信死锁，因此开销较大；第三，部分三维片上网络采用的转向模型限制较严，使某些源节点-目的节点对之间的通信较易形成通信热点，影响系统性能；第四，很多现有方案的端口选择机制采用随机选择的策略，即在合法的端口不唯一的情况下随机选择一个端口输出数据包，不能很好地绕过冲突区域，导致网络通信性能较低。