[发明专利]加扰装置及加扰配置方法

权利要求书

1.一种加扰装置，其特征在于，包括：M个加扰电路和M个多路选择器，所述M个加扰电路通过所述M个多路选择器级联为M级加扰电路，所述M级加扰电路按照级联顺序包括第0级至第M-1级加扰电路，每级加扰电路用于对S比特进行加扰，M＞1，S＞1，其中：

每级加扰电路连接一个多路选择器，所述多路选择器的每一路输入均为加扰状态字，所述多路选择器的所有路输入中有一路输入被配置为有效，被配置为有效的一路输入对应的加扰状态字被输出到多路选择器连接的加扰电路以参与加扰运算，其中，第i级加扰电路连接的多路选择器的输入分别来自于第i级至第M-1级加扰电路的反馈以及第i-1级加扰电路的前馈，1＜i≤N。

2.如权利要求1所述的加扰装置，其特征在于，第0级加扰电路连接的多路选择器的输入分别来自于第0级至第M-1级加扰电路的反馈。

3.如权利要求1或2所述的加扰装置，其特征在于，所述S为最小数据单元的比特数量。

4.一种基于如权利要求1至3中任一项所述的加扰装置实现的加扰配置方法，其特征在于，包括：

获取一个时钟周期输入的待加扰比特的数量；

根据一个时钟周期输入的待加扰比特的数量确定用于对所述一个时钟周期输入的待加扰比特进行加扰的加扰电路的级联级数，并根据所述级联级数确定用于对所述一个时钟周期输入的待加扰比特进行加扰的K个级联的加扰电路，所述K个级联的加扰电路包括第一加扰电路至第K加扰电路，所述待加扰比特按照从低比特位到高比特位的顺序由第一加扰电路至第K加扰电路进行加扰，K表示级联级数，K＝N/S，N为一个时钟周期输入的待加扰比特的数量；

对于第一加扰电路连接的多路选择器，将所有路输入中第K加扰电路的反馈设置为有效、将其他路输入设置为无效，对于第二到第K级加扰电路中的每个加扰电路连接的多路选择器，将所有路输入中前一级加扰电路的前馈设置为有效、将其他路输入设置为无效。

5.如权利要求4所述的方法，其特征在于，所述方法还包括：

如果所述一个时钟周期输入的待加扰比特的数量为S，则选取一个加扰电路，并针对被选取的加扰电路连接的多路选择器，将所有路输入中所述被选取的加扰电路的反馈设置为有效、将其他路输入设置为无效。

6.一种加扰装置，其特征在于，包括：加扰模块和反馈模块；

所述加扰模块包括第一输入选择器、第一输出选择器以及由R个加扰计算单元级联而成的R级加扰计算单元，R＞1，其中：

所述第一输入选择器用于将第一时钟周期输入的待加扰比特分发到用于对所述待加扰比特进行加扰计算的一个加扰计算单元或K个级联的加扰计算单元，1＜K≤R；

每级加扰计算单元用于根据前一级加扰计算单元前馈的加扰状态字或者所述反馈模块输出的加扰状态字，对分发到本级加扰计算单元的待加扰比特进行加扰；

所述第一输出选择器用于将进行加扰计算的加扰计算单元的加扰结果合并为所述待加扰比特的加扰结果并输出；

所述反馈模块包括第二输入选择器、第二输出选择器以及X个反馈计算单元，X≥1，其中：

所述第二输入选择器用于根据所述第一时钟周期输入的待加扰比特的数量，将所述待加扰比特分发到用于针对所述数量的比特计算加扰状态字的反馈计算单元；

每个反馈计算单元用于根据所述第二输入选择器分发的待加扰比特计算加扰状态字；

所述第二输出选择器用于将反馈计算单元计算得到的加扰状态字输出给加扰计算单元。