[发明专利]一种BIOS firmware的远程带外更新方法在审
申请号: | 201410246270.0 | 申请日: | 2014-06-05 |
公开(公告)号: | CN103984584A | 公开(公告)日: | 2014-08-13 |
发明(设计)人: | 刘涛;刘士豪 | 申请(专利权)人: | 浪潮电子信息产业股份有限公司 |
主分类号: | G06F9/445 | 分类号: | G06F9/445;H04L29/06 |
代理公司: | 济南信达专利事务所有限公司 37100 | 代理人: | 姜明 |
地址: | 250101 山东*** | 国省代码: | 山东;37 |
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摘要: | |||
搜索关键词: | 一种 bios firmware 远程 更新 方法 | ||
技术领域
本发明涉及计算机通信领域,具体地说是一种BIOS firmware的远程带外更新方法。
背景技术
当今的服务器主板对BIOS firmware的可靠性设计要求越来越高,BIOS功能复杂,承担着系统硬件初始化配置的任务,服务器主板需要兼容的硬件种类越来越多,很多情况下需要不断的升级更新BIOS firmware。目前服务器系统的设计只能尽可能满足出厂时配置规格需求,当用户升级硬件配置时,很多兼容性问题随之而来,这就需要用户实时更新BIOS firmware以兼容硬件配置。
当前对服务器系统实时更新BIOS firmware以兼容硬件配置,新BIOS firmware刷新使用,逐渐成为影响服务器管理的关键因素。当前的通常做法是强制系统进入DOS启动盘,运行BIOS firmware更新软件,实现系统带内的更新,该方式一是需要系统的能够正常从dos启动,如果原有的BIOS firmware被破坏,系统无法正常启动,该方法将不再有效,二是该方案只能本地更新,当服务器数量较多时,逐台更新效率低下,无法实现批量更新。这种单一BIOS firmware更新方式,无法实现远程、批量更新的需求。随着对服务器系统BIOS firmware更新要求不断增加,为了保证服务器系统的稳定运行,在实际操作运行过程中,实现BIOS firmware更新状态的可控设计尤为重要,并成为决定服务器BIOS firmware持续更新的关键要素之一。
发明内容
针对当前BIOS firmware更新过程中遇到的上述问题,本发明提出了一种BIOS firmware的远程带外更新方法。
本发明所述一种BIOS firmware的远程带外更新方法,解决上述技术问题采用的技术方案如下:该BIOS firmware的远程带外更新方法的主要内容包括:①将BIOS firmware存储介质SPI flash芯片的引脚CLK、MISO、MOSI、CS直接引出,分为相同的两路,对于每一路上述信号进行buffer分支缓冲驱动,即SPI信号链路1与SPI信号链路2;
②SPI flash读写控制单元连接缓冲驱动后的CLK、MISO、MOSI、CS分支链路1,PCH链接缓冲驱动后的CLK、MISO、MOSI、CS分支链路2;
③更新BIOS firmware时,SPI flash读写控制单元打开分支链路1的缓冲使能端,关闭分支链路2的缓冲使能端,形成单操作节点操作,SPI flash读写控制单元读写信号到达SPI flash芯片;
④用户通过IP远程登录该SPI flash读写控制单元系统所运行linux操作系统,并在该系统下运行firmware刷新工具,实现BIOS firmware的远程更新。
本发明所述一种BIOS firmware的远程带外更新方法具有的有益效果:
该BIOS firmware的远程带外更新方法,解决了当前在服务器系统BIOS firmware更新过程中无法远程、批量更新的问题,使得BIOS firmware能够离线更新,并保证BIOS firmware更新可靠性、稳定性,提高了服务器系统BIOS firmware更新效率、降低了更新成本,对于服务器系统的易用性、可维护性具有重要的意义。
附图说明
附图1为本发明BIOS firmware的远程带外更新方法的实施流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白,下文中将结合附图对本发明的一种BIOS firmware的远程带外更新方法进行详细说明。
本发明所述BIOS firmware的远程带外更新方法,结合数字方波、协议模拟等关键电气因素,通过深入分析服务器系统BIOS firmware更新问题,实现了服务器系统BIOS firmware远程、批量更新的需求。该远程带外更新方法的具体发明内容为:
①将BIOS firmware存储介质SPI flash芯片的引脚CLK、MISO、MOSI、CS直接引出,分为相同的两路,对于每一路上述信号进行buffer分支缓冲驱动,即SPI信号链路1与SPI信号链路2,防止两个分支带来的相互反射影响;
②SPI flash读写控制单元连接缓冲驱动后的CLK、MISO、MOSI、CS分支链路1,PCH(芯片主控端)链接缓冲驱动后的CLK、MISO、MOSI、CS分支链路2;
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