[发明专利]一种半导体功率器件的终端结构

说明书

技术领域

本发明属于半导体技术，具体的说是涉及一种半导体功率器件的终端结构。

背景技术

随着功率半导体器件应用领域的不断扩大，市场对其性能要求亦愈来愈高，如要求击穿电压的进一步提升、导通电阻的减小等。若采用传统的制造工艺，进一步提高器件的击穿电压，则终端结构需要占用更大的面积，这无形中亦减小元胞区的面积，从而降低了导通电阻减小的可能性。特别是功率器件击穿电压越高，此表现越明显。同时，终端结构占用面积的增加对器件面积的进一步缩小也是一个很大障碍。

如图1所示，为理想平行平面结击穿时示意图，它包括N型重掺杂衬底101，轻掺杂外延区102，及P型掺杂的体区103，其中外延102与P体区103形成平行平面结，图中虚线表示耗尽层边界的位置。此结构的耐压主要由外延102的掺杂浓度及厚度决定，可以实现理论计算上得出的击穿的电压，是为理想击穿电压。

实际上，功率器件中形成的PN结如图2所示，由于外延202与P型体区203形成的PN是柱状结，因此电场在柱状结凸面处集中而造成器件提前击穿，低于理想平行平面结的击穿电压，降低了器件的耐压。

为了解决上面的问题，不同的终端技术被提出，如场限环、场板、阶梯场板、斜场板、结终端扩展及深沟槽终端技术等。由于工艺制造及成本原因，工业界广泛应用的是场限环与场板技术，分别如图3与图4所示，其中虚线表示耗尽层边界的位置。它们均是通过延伸耗尽区减小电场的集中，从而提高耐压。然而，这些技术的实现需要占用更大的面积，增加了芯片面积。因此，半导体功率器件终端占用面积与制造工艺、芯片面积之间的矛盾依然存在。

发明内容

本发明所要解决的，就是针对传统功率半导体器件终端存在的上述问题，提出了一种能有效减小终端结构的占用面积的结构。

本发明解决上述技术问题所采用的技术方案是：一种半导体功率器件的终端结构，如图5所示，该终端结构包括第一导电类型半导体衬底501和设置在第一导电类型半导体衬底501上层的外延层502；其特征在于，该终端结构有且仅有主结510，在该终端结构的截面上，所述主结510设置在外延层502上层，主结510与外延层502相互平行延伸至器件边沿，在主结510中靠近器件栅极处设置有欧姆接触508，主结510上层设置有绝缘隔离层507，绝缘隔离层507上层设置有金属层509。

具体的，所述外延层502为第一导电类型半导体外延层，所述主结510为第二导电类型半导体主结。

具体的，所述外延层502为第二导电类型半导体外延层，所述主结510为第一导电类型半导体主结。

具体的，所述绝缘隔离层507在主结510上方的长度不限，甚至可以不存在。

具体的，所述金属层509的长度不限，可长至与欧姆接触508相齐，亦可长至芯片边缘。

具体的，所述欧姆接触508可为主结510相同导电类型的欧姆接触，亦可为第一、第二导电类型同时存在的欧姆接触，即此时的所述主结510为大尺寸元胞。

本发明的有益效果为，适用于任何耐压范围，对制造工艺无任何特殊要求，缓解了终端占用面积与工艺之间的矛盾，并且不会增加成本，同时还具有较好的容差。

附图说明

图1是理想平行平面结击穿时剖面结构示意图；

图2是实际功率器件中PN结形成柱状结的剖面结构示意图；

图3是工业界常用的场限环终端结构示意图；

图4是工业界常用的场板终端结构示意图；

图5是本发明的结构示意图；

图6是实施例VDMOS的结构示意图；

图7是实施例用于750V高压VDMOSFET终端时的仿真结果。

具体实施方式

下面结合附图，详细描述本发明的技术方案