[发明专利]与CMOS工艺兼容的NAND闪存结构的逻辑MTP

说明书

技术领域

本发明涉及一种非挥发性记忆体，尤其是一种可以与CMOS逻辑工艺兼容的非挥发性记忆体，属于集成电路技术领域。

背景技术

对于片上系统(SoC)应用，有许多块不同功能的模块集成到一个集成电路。通常需要非挥发性记忆体来存储数据、ID等，但通常的嵌入式Flash需要特殊的工艺和高成本，研发周期长，且跟通常的CMOS逻辑工艺不兼容。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种与CMOS工艺兼容的NAND闪存结构的逻辑MTP，可以降低成本，单个比特面积小，并且与传统的半导体工艺、CMOS逻辑工艺完全兼容。

按照本发明提供的技术方案，所述的NAND闪存结构的逻辑MTP包括：一个PMOS晶体管和一个NCAP电容组成单元，其中NCAP电容的漏极连接编程线，NCAP电容的浮栅连接PMOS晶体管的栅极；然后由2个或多个这种单元串联组合在一起，即每个PMOS晶体管漏极连接到下一个PMOS晶体管的源极；在串联组合的首尾PMOS晶体管上再各串联一个PMOS晶体管，所有PMOS晶体管的衬底通过N阱连接在一起，所有NCAP电容的衬底通过P阱连接在一起。

所述P阱可以不做在深N阱里，也可以做在深N阱里，用深N阱来隔离深N阱里面的P阱和p型衬底

具体来说，其中第一个PMOS晶体管PMOS1的源极再连接到一个PMOS管PMOS0的漏极，PMOS管PMOS0的栅极作为字节的控制线WL，源极作为比特的控制线BL，最后一个PMOS晶体管PMOSn的漏极再连接一个PMOS管PMOSn+1的源极，PMOS管PMOSn+1的栅极作为漏极端的字节的控制线SWL，漏极作为漏极端的控制线SL。n为大于或等于2的自然数。

本发明的优点是：这个最基本的NAND结构的逻辑MTP，是一个PMOS晶体管和NCAP组成单元，再把这个基本单元串联起来实现存储功能。由于通过串联的方式，可以省去PMOS晶体管源极和漏极上的连接，这样就大大减小了单个基本单元的比特的面积，从而降低了成本。

附图说明

图1是本发明一种实施例的结构示意图。

图2是P阱不做在深N阱里的剖面示意图。

图3是P阱做在深N阱里的另一实施例的结构图。

图4是P阱做在深N阱里的剖面示意图。

图5是以两个单元为例的实施例结构图。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。

本发明所述的NAND闪存结构的逻辑MTP包括：一个PMOS晶体管和一个NCAP(NMOS做在N阱中)电容组成单元，其中NCAP电容具有浮栅，NCAP电容的漏极连接编程线，NCAP电容的浮栅连接PMOS晶体管的栅极；如图1中的NCAP1和PMOS1组成单元，NCAP2和PMOS2组成单元，等等。NCAP电容NCAP1、NCAP2、…、NCAPn的漏极分别连接编程线P1、P2、…Pn。然后由2个或多个这种单元串联组合在一起，即每个PMOS晶体管漏极连接到下一个PMOS晶体管的源极，如图1中串联的PMOS1、PMOS2、…、PMOSn。第一个PMOS晶体管PMOS1的源极再连接到一个PMOS管PMOS0的漏极，PMOS管PMOS0的栅极作为字节的控制线WL(word line)，源极作为比特的控制线BL(Bit line)，最后一个PMOS晶体管PMOSn的漏极再连接一个PMOS管PMOSn+1的源极，PMOS管PMOSn+1的栅极作为漏极端的字节的控制线SWL，漏极作为漏极端的控制线SL。所有PMOS晶体管的衬底通过N阱(NW)连接在一起。所有NCAP电容的衬底通过P阱(PW)连接在一起。

所述P阱(Pwell)可以不做在深N阱里，如图2，P阱和P型衬底(P-Sub)是连通的；也可以做在深N阱(D-Nwell)里，如图3和4，用深N阱来隔离深N阱里面的P阱和p型衬底；深N阱是打在P型衬底深处的，需要在P阱周围一圈打N阱(Nwell)从而把它接出来，N阱是跟PMOS晶体管的衬底NW连接在一起的。

PMOS晶体管PMOS0当成传输门(pass gate)，由字节的控制线(word line)和比特的控制线(Bit line)组成。通过这个PMOS晶体管串联其他PMOS晶体管组成一个最基本的一串NAND结构的逻辑MTP(多次可编程的存储器)。

如图5所示，以下以两个单元Cell1，Cell2组成的结构为例进行说明，Cell1包含NCAP1和PMOS1，Cell2包含NCAP2和PMOS2。